後藤弘茂のWeekly海外ニュース
ワンチップ128GBのフラッシュメモリを実現する3D NAND技術
（2013/8/23 12:46）
3D NAND化が新しいフラッシュの市場を開く
「データ書き換え可能回数と価格、そして将来の大容量化への不安がなくなれば、NANDフラッシュの市場はさらに拡大する」。
SamsungのJim Elliott氏(Vice President, Memory Marketing)は、先週の3D NAND技術「V-NAND」の量産開始のアナウンスでこう宣言した。データセンターでは、SSDに対して、未だ信頼性への不安が拭えないユーザーがいる。コンシューマ機器ではNANDは事実上のユビキタスメモリになったものの、ビット当たりのコストが低価格機器のメモリ量を制約している。そして、NANDの大容量化のペースが落ち始めていることは、将来への大きな不安を呼んでいる。
NANDが直面している、書き換え回数の低減と、容量当たりの価格の低下率の鈍化、将来の大容量化の鈍化、この3つの問題は、微細化による技術的な壁によるものだ。メモリセルが微細になるにつれて、書き換え可能回数は減り、さらなる微細化が難しくなり、特に露光装置の価格が上昇することから容量当たりのコストは下がりにくくなり、それらの問題が複合して大容量化のペースがどんどん落ちている。
逆を言えば、これらの問題を解決すれば、NANDはまだまだ市場を拡大できることになる。Samsungは、3D NAND技術が、これらの問題全てを解決するカギとなると説明する。3D NANDによって、今後数世代の大容量化と、それに伴うビット当たりのコストの低減、そして1桁高い書き換え回数と、より高速な読み書き、より低い消費電力を実現できるからだとSamsungは言う。
露光技術のけん引役からNANDが降りる
3D NANDの大きなポイントは最先端の露光技術を必要としない点。これまでは、露光の進化が微細化をけん引(または制約)していた。しかし、3D NANDでは、30nm台の相対的に古いプロセス技術で、メモリセルを積層することで大容量化を果たす。そして、同じデザインルール(おそらく30nm台)のまま、将来的な大容量化を行なう。Samsungで研究開発を指揮するES Jung氏(Ph.D EVP & GM, Semiconductor R&D Center, Samsung Electronics)は「ASML(露光装置のトップメーカー)の人が聴いていると困るのだが(笑)」とジョークを交えながら、露光の進歩がこれからのNANDには必要なくなったと説明した。
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微細化に頼らずにムーアの法則を維持する新しい方向性となる。半導体に詳しいライターの福田昭氏は「半導体装置業界にとって、先端の露光技術を必要とする分野の1つであるNANDが、露光技術のけん引役から消えつつあることを意味する」と語る。DRAMの先行きが怪しいことを考えると、メモリ業界が、しばらくの間は、露光のけん引力にならなくなる可能性が出てくる。
Samsungが発表したV-NAND製品は、ダイ(半導体本体)当たり128G-bit(16GB)の容量だ。しかし、Samsungはロードマップ的には1T-bitまでを見ており、ほかのセッションでは、2016～17年のタイムフレームで1T-bit(128GB)を実現すると説明している。
SamsungのJung氏は、Flash Memory Summitのキーノートスピーチで、3D NANDまでの道程で3つの技術的に大きな革新があったと説明した。
1つは、従来のフローティングゲート(浮遊ゲート)ではなく、チャージトラップ(電荷捕獲)方式のメモリセルの開発。Jung氏は、従来のフローティングゲートが電子をたたえた水槽のようなものであるのに対して、チャージトラップは穴あきチーズの穴に電子を捕らえるようなものだと例えた。リークが起こりにくいため、より長い時間電荷を保持できると説明した。
さらに、Samsungはチャージトラップ方式でメモリセルを3D構造に変えた。これが2つ目の改革だったと説明する。この構造変革の結果、メモリセルに蓄えることができる電子数が格段に多くなり、書き換え可能回数が上がったと説明する。
3つ目は、3D化したメモリセルの積層化で、これにより面積当たりのメモリ密度を上げることが可能になった。また、積層化にあたって、メモリセル間を十分間隔を空けることによって、ワードライン上でのセル間の干渉も、ほぼ解決できるようになったという。ちなみに、ビットラインは3D NANDの構造ではコントロールゲートでリールドされてしまうため、セル間干渉は完全に解決できたという。
3D NAND化でメモリ密度は2倍に
Samsungは、24層を重ねた今回のV-NANDで、メモリ密度は20nmプロセスの2DプレーナNANDの2倍になったと説明している。19～21nmのNANDは、現在、MLC(Multi-Level Cell)でチップ面積当たり500～600M-bit/平方mm弱程度の密度になっている。その2倍なら、平方mm当たり1G-bitを超えることになる。ダイサイズ的には、128G-bitを100平方mm台の前半に収めることが可能になる。あと少し密度を高めれば、256G-bit(32GB)品をスィートスポットのダイサイズ(半導体本体の面積)に収めることも可能になる。ただし、3D NANDは従来の2DプレーナNANDよりプロセス技術にコストがかかるため、スィートスポットのダイサイズもやや下へとスライドすると見られる。
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2倍の密度に上がっただけでなく、さまざまなパラメータも向上している。まず、セル間干渉が解決したことで、同じワードライン上のセルに一度でプログラミング(書き換え)を行なうことができるようになった。そのため、デバイスの書き換えスピードは2倍になり、電力消費は半分に減った。
さらに、2DプレーナNANDでは、フローティングゲートに300個程度しか電子を格納できないが、3D NANDのV-NANDではチャージトラップで1,000個までの電子を格納できる。そのため、書き換え可能回数が20nm世代のプレーナNANDの10K回に対して、10倍の100K回に上がるという。
微細化ではなく、積層化によってメモリ容量を高めた3D NANDだが、技術的ハードルもあった。それは、前回の記事でも触れたビットラインのチャネルホールの生成だ。技術的なハードルは、ツールベンダの技術的な協力がなければ解決できない。この部分は、米Applied Materialsがキーテクノロジを提供している。
Applied Materialsがカギとなるプロセス技術で協力
Applied MaterialsはFlash Memory Summitのプレナリセッションで、3D NANDのためのプロセス技術について説明を行なった。同社は、「過去数年間、3D NANDに対して必要となるプロセス技術の開発に関して、主要NANDメーカー各社と協力して行なってきた。だから、今回の3D NANDの発表はエキサイティングだが、何も驚きではない」(Gill Lee(Senior Director/Principal Member of Technical Staff, Silicon Systems Group, Applied Materials))と説明。Applied Materialsは、実際には、過去数回、アナリスト向けの会議などで3D NAND技術についての概要の説明を行なっており、Flash Memory Summitで行なったのは、その短縮版だった。
下はApplied Materialsの「2013 Analyst Meeting」のスライドで、3D NANDでは露光ではなく、エッチングと成膜(deposition)が技術的な課題だったと説明している。平面上に生成していたNANDのメモリセルを3D立体化するために、チャネルホールを空けてそのホール沿いにメモリセルを生成しているからだ。ホールを生成するエッチング技術と、数十層にスタックしたメモリセル層の生成、さらに、その多層に対するコンタクトの生成が難関だったという。
Applied Materialsは、同社のエッチング技術「AVATAR」によって、3D NANDで要求される極めてアスペクト比の高い精緻なエッチングが可能になったと説明している。また、数十層の成膜も、同社の技術で実現しているとしている。
言い換えると、3D NANDは、その部分にコストがかかっている。Applied Materialsの資料では、投資家向けであるため、そのコスト(Applied Materialsにとっては新市場)が分析されている。一見すると分かる通り、現行の2DプレーナNANDに対して、3D NANDの方がプロセッシングにコストがかかる。しかし、3D NANDの方がメモリ密度を高めることができるため、結果として低コストにできると推測される。プレナリセッションでは、3D NANDは16層ではコスト競争力がなく、24層が必要だという意見も出たが、それはこうしたプロセッシングのコストのためだと見られる。
ちなみに、Applied Materialsは、同社の技術を提供している先として下のスライドを挙げている。大手NANDメーカーは、Samsung、東芝、SK hynix、Micron Technologyの4社しかない。その全てに、すでに機器提供または評価機材の提供を行なっていることが分かる。
