後藤弘茂のWeekly海外ニュース
次世代モバイルSoCとGPUを支えるSamsungの10nmプロセス
2016年12月5日 06:00
10nmプロセスの苛烈なレース
現在のプロセス技術は、10nmプロセスの量産立ち上げのレースとなっている。Intel、TSMC、Samsungがそれぞれ10nmプロセスを急ぐ。
Samsungは、10nmプロセスの量産で一番乗りしたことを強調する。TSMCも10nmの開発が順調で、量産間近であると説明する。一方で、14nmプロセスではSamsungから技術ライセンスを受けたGLOBALFOUNDRIESは、10nmを事実上スキップして、7nmプロセスにフォーカスする。GLOBALFOUNDRIESは、買収したIBM Microelectronicsの技術を活かすと見られる。
7nmについては、EUV(Extreme Ultraviolet)」露光技術を待つか、それともEUVを使わずに立ち上げるかで、半導体業界が2分されている。TSMCとGLOBALFOUNDRIESは、非EUVの7nmプロセスの早期導入を目指す。しかし、Samsungは、今のところ7nmをEUVを待って立ち上げる見込みだ。そのため、SamsungのEUV 7nmは、早くてもTSMCの非EUV 7nmプロセスの1年遅れにとなると予測されている。
Samsungは、iPhoneという最大顧客の独占を失った。しかし、ファウンダリとしての地位は固めてきており、Qualcommなどの大手顧客を掴んでいる。大手ベンダーのGPUやCPUも、TSMCからSamsungファブへと一部移る動きがある。そのため、次世代のモバイルSoCやGPU、CPUのベースとなる技術としてSamsungのプロセス技術の重要性が増している。
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量産に入った10LPEと来年(2017年)立ち上がる10LPP
Samsungは、10nmプロセスで、初期量産版の「10LPE」を立ち上げた。さらに、性能向上版の第2世代「10LPP」も既に立ち上げに入っている。Samsungは10LPEのリスク生産(初期生産)を、今年(2016年)第1四半期に開始しており、現在は量産を開始している。QualcommのモバイルSoCなどが、最初の製品になると見られる。
Samsungの第2世代10nmの10LPPは、2016年中にリスク生産に入る見込みで、来年(2017年)には量産に入る見込みだ。迅速な10nm立ち上げで、モバイルSoCやGPUの顧客を取り込もうとしている。
Samsungは10nmの「PDK(Process Design Kit)」の準備が整っており、ベースIPも10LPEについては揃っている。10LPP向けのスタンダードライブラリは年内、IPは来年(2017年)の第1四半期となっている。
Samsungの10nmプロセスでは、14nmプロセスに対して、ゲートピッチ(ゲート間隔)は82%に、メタルピッチ(最小配線間隔)は75%へと縮小する。具体的には、ゲートピッチは78nm(14nm)から64nm(10nm)に、メタルピッチは64nm(14nm)から48nm(10nm)になる。ゲートピッチ×メタルピッチは61.5%となる。
理想はどちらも70%台に縮小して、ゲートピッチ×メタルピッチ＝50%台前半になることだ。Samsungの10nmについて言えば、やや縮小率が鈍っている。TSMCが予告するTSMCの10nmのフィーチャサイズよりも大きいと推測される。16/14nmプロセスでは、Samsungの方がTSMCよりもフィーチャサイズが小さかった。しかし、10nmでは逆転する可能性が高い。もっとも、ファウンダリ各社はスタンダードセルライブラリレベルでの縮小にも力を入れており、ロジックセルの面積はより高い比率で縮小される可能性が高い。
SRAMビットセルのスケールダウンは38%に留まる
Samsungは、10nmのSRAMビットセルの面積も公開している。高密度な「6T High-Density (HD)」ビットセルが0.040μ平方m、高性能の「6T High-Current (HC)」が0.049μ平方m。これは、今年2月のISSCC(IEEE International Solid-State Circuits Conference)で公開されたものだ。
Samsungの14nmでは、6T HDセルが0.0645μ平方m、6T HPセルが0.08μ平方mだった。6T HD同士で比較すると、14nm→10nmで、38%縮小して62%のサイズになったことになる。理想はプロセス世代間で50%台の縮小率なので、こちらも、スケール率がやや鈍化している。
ただし、ファウンダリの今後の先端プロセスは、フィーチャサイズのスケールダウンだけを“売り”にはしないため、単純にスケール率だけでプロセスの価値を計ることができない。また、フィーチャサイズを“緩く”することは、コストダウンにも繋がるため、ウェハあたりの価格を下げたサービスを提供しやすくなるという利点もある。
Samsungの10nmを、Intelのプロセスと比較すると、Intelの14nmはゲートピッチが70nmでメタルピッチが52nmなので、それぞれ91%と92%となる。Intelの10nmはゲートピッチが56nm程度だと見られている。つまり、Samsungの10nmは、Intelの14nmと10nmの中間程度のフィーチャサイズのプロセスと言える。Intelプロセスに換算するなら“12.5nmプロセス”程度のサイズだ。
電力低減にフォーカスする新世代プロセス
Samsungは、10nmの性能と消費電力も発表している。VLSI Symposium時の資料では、Samsungの10nmプロセスは、同社の14nmプロセスに対して、27%の速度向上または40%の電力削減となるという。速度は純粋にロジックゲートの動作速度(inverter_D4, Fan Out=3)の比較だ。同じリーク電流(Leakage)なら、回路の性能を27%高くできる。同じ速度なら、40%ほど電力を減らすことができる、電力効率が67%アップする計算だ。
Samsungのこのパフォーマンススペックは、14nmの最初のプロセスである14LPEとの比較だ。14nmの第2世代の14LPPとの比較では11%の速度向上または、34%の消費電力削減となる。TSMCの10FFが16nmの2世代目の16FF+に対して、15%の速度向上または40%の電力削減。それだけを比較すると、TSMCの方が、性能と電力の向上幅が大きいように見える。
Samsungは14nmプロセスを、初期生産プロセスの14LPE、パフォーマンスアッププロセスの14LPP、コンパクション(縮小)プロセスの14LPCの3波で提供する。14LPPと14LPCは基本は同じ性能と電力となる。10nmの最初の世代の10LPEと、性能向上版の第2世代の10LPPでは、性能が9%または、電力が15%下がる。
10LPPを14LPEと比較すると、性能は39%アップに対して、消費電力は49%下がる。Samsungのメインストリーム向けプロセスである28nmの28LPPと比較すると、性能の99%向上または電力の76%低減となる。つまり、10nm世代になると、28nm世代と比較して、電力を4分の1に低減できることになる。相対的に、電力の低減比率が高い。これは、TSMCとも共通している。
ファウンダリはビジネスとして、新プロセス世代において、複雑化するプロセスのコスト上昇分に見合う利点を必要としている。まず、プロセスコスト上昇が微細化によるトランジスタ密度の向上をある程度相殺してしまうため、スケールダウンによるコストダウン効果が以前ほど高くない。また、性能向上一辺倒では、現在ではビジネスになる領域が少ない。そのため、ファウンダリは、新しいプロセスノードの開発では、FinFETの強みを活かしやすいリーク電流低減にフォーカスしている。
10nmプロセスのカギとなるパターニング技術
10nmプロセスでのポイントは、露光技術と配線技術だ。前者は、従来の露光技術ではカバーできない微細加工が必要となるためで、後者は、下層のメタルレイヤ(配線層)では配線抵抗が支配的になるからだ。EUV露光技術は10nmプロセスでは間に合わないため、各社とも既存のArFエキシマレーザー光源による液浸多重パターニングで、10nmプロセスを立ち上げている。
ファウンダリ各社は16/14nmプロセスではパターンを2つのマスクに分けて2回の露光で生成する「LELE(Litho-Etch-Litho-Etch)」ダブルパターニング技術を採用した。次の10nmプロセスでは、LELEの発展形である「LELELE (Litho-Etch-Litho-Etch-Litho-Etch)」トリプルパターニング技術を使うか、サイドウォール(側壁)を使う新しいパターニング技術「SADP(Self-Aligned Double Patterning)」を採用するのかの選択肢がある。どちらにも利点があり、特性が異なる。10nmプロセスでは、もっとも狭い配線と、FinFETトランジスタのフィンの生成に、新しいパターニング技術が必要となる。
Intelは、14nmプロセスでフィンの生成にSADPを採用した。これは、Intelの14nmプロセスのフィーチャサイズが、ファウンダリの16/14nmと10nmの間のサイズと小さく、LELEでは対応が難しかったからだ。下はGLOBALFOUNDRIESがSemicon Westで示したピッチスケーリングのトレンドだ。Samsungなどファウンダリのプロセスも、10nmになるとメタルピッチ(Metal Pitch:配線間隔)も、LELEで対応できるピッチを下回ることが分かる。
フィンにSADP、M1にLELELEの2種類のダブルパターニングを使うSamsung
Samsungは、ARM Techconで、10nmではもっともメタルピッチ(配線間隔)が狭いM1レイヤに、LELELEのトリプルパターニングを使うことを明らかにした。LELELEでは、同じメタルレイヤの配線を3色のカラーに分けてルーティングを行なう。言い換えれば、配線を3色カラーに分割しなければならない。これにはEDAツールの対応が必須となる。SamsungはARM Techconで、既にツールベンダーが対応していることを強調した。
Samsungが採用したのはLELELEトリプルパターニングだけではない。Samsungは、今年7月の「VLSI Symposium(Symposium on VLSI Technology)」で、FinFETトランジスタのフィンの生成にサイドウォールを採用することを明かしている。Intelと同様に、サイドウォールを使ったSADPによって、メタルピッチよりも狭いフィンピッチ(トランジスタのフィン間隔)を実現すると見られる。
Samsungは、フィンはSADP、M1はLELELEの組み合わせとなる。これは、SADPとLELELEそれぞれの特性を活かす使い方でもある。SADPは、芯材の両脇に作るサイドウォールを使って2本揃ったラインを生成する。そのため、FinFETのフィンのように、ラインが揃った部分に使いやすい。ラインの壁面がきれいに生成されるところもフィンに向いている。それに対して、LELELEは曲がったラインなどに利点があるため、M1メタルレイヤに向いている。
