後藤弘茂のWeekly海外ニュース
iPhoneは次世代の10nmプロセス「A11」SoCで飛躍する
2016年9月28日 06:00
半導体チップ的には中間世代のiPhone 7
AppleのiPhone 7は、半導体チップ的に見ると中間世代のiPhoneだ。心臓部のモバイルSoCである「Apple A10 Fusion」は、前世代のiPhone 6sの「Apple A9」と同じプロセスノード世代。トランジスタの特性の向上とダイサイズ(半導体本体の面積)の拡大で、性能と機能を向上させている。チップパッケージ技術など革新的な部分があるが、チップ自体は橋渡し的なイメージだ。
AppleのモバイルSoCは、iPhone 6sのApple A9からFinFET 3Dトランジスタのプロセス技術を採用している。TSMCの16nmプロセス「16FF」とSamsungの14nmプロセス「14LPE」だ。16と14でノードの名称は異なるが、実質的に同じ世代のプロセス技術だ。今回のA10も同様にFinFETプロセスで製造されているが、プロセス自体が改良されている。
A10の製造プロセスについては、以前の記事でTSMCの第2世代16nmプロセス「16FF+」と予測したが、実際はTSMCの第3世代16nmプロセス「16FFC」である可能性が高い。16FFCは、TSMCの3世代目のFinFETプロセスで、"C"はコンパクトを示す。同じFinFETプロセスでも、よりコンパクトで低コストなチップが可能で、消費電力も抑えることができる。モバイルにはうってつけのプロセスだ。
FinFETプロセスではトランジスタの構造が従来のプレーナプロセスとはまったく異なる。そのため製造面でのリスクがあった。TSMCとSamsungのどちらも、FinFETプロセスの立ち上げでは大事を取って最初の世代のプロセスは性能を抑えていた。両社とも、いったんFinFETプロセスを立ち上げた後に、より進んだトランジスタ構造に進歩させて性能を引き上げた第2世代と第3世代プロセスを導入している。A9はFinFETの第1世代、A10はより進んだ第2世代以降となる。
TSMCの第3世代FinFETプロセスである16FFCは既に量産がスタートしており、TSMCの製造試作サービスのCyberShuttleは今年(2016年)第1四半期から走っている。ファンダリの最大級の大口顧客であるAppleは、優先的に製造ラインを抑えることが可能で、CyberShuttleよりも前に走っていたはずだ。だとすれば、A10の製造タイミングに間に合う。
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あまりトランジスタ数が増えないA10
AppleのモバイルSoCは、iPhone 5sのApple A7(28nm)までがSamsungファンダリ、iPhone 6のApple A8の20nmでTSMCに移り、iPhone 6sのApple A9でTSMCとSamsungのデュアルソースになった。FinFET第1世代では不確定要素が大きかったため、16/14nmの立ち上がりに合わせたApple A9チップでは、TSMCとSamsungのデュアルソースでの製造態勢を取ったと見られる。
しかし、現在の半導体チップ設計においては、デュアルソース化のコスト増は大きい。物理設計の最適化やマスクなどのコストが跳ね上がっているからだ。Appleは、チップ製造は、できればシングルソースにしたい。今回は既にFinFETプロセスが順調に回っているためシングルソースになったと見られる。
AppleはiPhone 7の発表時に、A10のトランジスタ数が3.3B(33億)であることを明かしている。AppleのモバイルSoCは、iPhone 5sのApple A7(28nm)が約1B(10億)以上、iPhone 6のApple A8(20nm)が約2B(20億)と明かされている。A9のトランジスタ数は明かされていないが、A10と同じプロセスノード世代なので、A8とA10で比較できる。ここで、重要な点は、28nm→20nmではトランジスタ数は2倍近くに増えているのに、20nm→16nmでは1.65倍にしか増えていないことだ。
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しかも、チップのダイサイズはA10で大幅に増えている。A7(28nm)が102平方mmだったのに対して、A8(20nm)は88.7平方mm、A9(16/14nm)は104平方mm(TSMC製)/96平方mm(Samsung製)で、今回のA10(16nm)は125平方mmと報じられている。20nmのA8と比較するとA10は、ダイが1.4倍になり、トランジスタ数が1.65倍に増えた。20nm→16nmでダイ面積当たりでは1.17倍しかトランジスタ数が増えていないことになる。
理由は非常に単純で、ファンダリのFinFETプロセスは、いずれもバックエンドの配線層は20nmプロセスと大きくは変わらず、ゲートピッチもそれほど縮小しないからだ。配線ピッチとゲートピッチだけで比較すると、16/14nmプロセスは20nmとほぼ同じ世代となる。プレーナトランジスタ版が20nmで、FinFET版が16/14nmと名前が違うだけだ。プロセスの寸法だけを見ると、20nmと16/14nmでは、チップに搭載できるトランジスタ数は変わらないことになる。
しかし、トランジスタがFinFETとなり3D構造になることで、トランジスタの特性はぐっと向上する。リーク電流が大幅に低減され、消費電力当たりの性能も向上する。そのため、チップを作るベースとなるセルライブラリのチューニングも変わる。プレーナプロセスと同じ性能を、FinFETプロセスでは、より高密度に実現できるようになる。そのため、20nmから16/14nmに移行すると、ダイエリアが縮小される。とは言え、その縮小率は、劇的とは行かない。だから、A8(20nm)→A10(16nm)でダイ当たりのトランジスタ数は1.17倍に留まることになる。
トランジスタ性能の向上で性能を稼ぐ
こうして見ると、AppleはA8以降、プロセス技術の微細化が緩やかになった状態で、性能と機能を引き上げるという苦しい戦いをしていることが分かる。それでも、A8→A9では、トランジスタがプレーナからFinFETに変わったため、大きく電力効率が上がった。その効果で、CPUコアとGPUコアの動作周波数を引き上げて性能をアップした。
今回のA10は、同じFinFETでも、第2世代以降に移行することで、再び電力効率を上げて性能を向上させている。A10の高性能CPUコアの動作周波数はピーク2.34GHzと言われている。A8の1.4GHzからA9の1.85GHzへと1.32倍に動作周波数を引き上げ、さらにA10の2.34GHzへと1.67倍引き上げたことになる。2年間で1.67倍の周波数向上は大きい。
同じプロセスノード世代でダイエリアを大きくして性能と機能を向上させたA10。その代償はコストだ。FinFETプロセスでは、プロセスの複雑度が上がるためダイコストが上がる。A10では、ダイサイズ自体も、iPhone向けチップとしては、最大サイズとなった。過去に120平方mmを超えたのはApple A5(45nm)だけだ。Qualcommの大型チップSnapdragon 800(28nm)でも、118平方mmだった。サイズ的には、iPad向けのXシリーズのダイサイズだ。結果として製造コストが上がることになる。
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調査会社IHS Markitが発表したiPhone 7のBOMコスト解析を見ると歴然としている。同社はA10のコストを26.9ドルと見積もっている。通常はモバイルSoCのコストは高くても20ドル程度か少しはみ出す程度までなので、これは非常に高い。トータルコストの224.8ドル(32GB版)の12%近い。つまり、iPhone 7はSoCにカネをかけたスマートフォンとなっている。
コスト増は、より高性能なSoCを搭載するiPad系にも影響する。iPad Proの「Apple A9X」は147平方mmと、メインストリームPC向けCPUクラスのダイサイズとなっている。次のiPad Pro向けの「Apple A10X」を16nmノードで製造するなら、チップはさらに大型化してしまう。AppleのSoCとしては過去最高のダイサイズになるだろう。
実は、A10Xについては、次世代プロセスの10nmで製造されるという噂もささやかれている。16nmプロセスでのA10Xの推定ダイサイズが160平方mmは軽く超えるだろうことを考えると、この噂にも信憑性がある。とは言え、立ち上げたばかりのプロセスは成熟していないため、チップが大型になればなるほど歩留まりが落ちる。また、プロセスコストも高くつくため、ダイサイズの縮小効果を相殺してしまう。また、時期的にも難しいため、まだ分からない。
10nmプロセスで飛躍する次世代iPhone
16/14nm FinFETプロセスのA9とA10。では、来年(2017年)の次世代iPhoneの心臓部である「A11」世代はどうなるのか。
プロセス技術については、10nmでほぼ確定と見て良さそうだ。大手ファンダリは10nmプロセスへの移行を進めており、これまでのところ10nmの立ち上がりはおおむね順調だと言われている。1年後のタイミングなら、Appleの要求量を10nmで製造することも可能だと推測される。10nmに移行すると、配線ピッチとゲートピッチも縮小するため、A11は相対的に大きなジャンプとなる。チップの製造技術で見るなら、次のA11 iPhoneが大きな変わり目だ。
現在の16/14nmノードと10nmノードの違いはどの程度なのか。TSMCが昨年(2015年)のARM Techconで、16FF+と10FFの比較を明らかにしている。それによると、同程度の性能でリーク電流は30～70%減になると説明している。動作時のダイナミック電力は37%減。A10と同程度の性能のチップであっても、電力は大幅に削減できる。言い換えれば、同じ電力枠なら、より高性能のチップにすることができる。ただし、A10が16FFCプロセスだった場合は、電力の削減幅は相対的に小さくなる。
16FF+に対して10FFのダイエリアのシュリンクも50%程度になるとTSMCは言う。ラフに言えば、A9を10nmプロセスに移行すれば、ロジック部などは半分の大きさになることになる。ただし、A10が16FFCプロセスだとすれば、10FFでの縮小率はより小さくなる。
16FF+と10FFの比較では、電力の低減率よりも、エリアの縮小率が高い。これは、10nmのチップを16nm世代と同様に設計すると、電力密度が上昇する可能性があることを意味する。AppleがA11世代でも100～120平方mmのダイサイズを維持し、10nmへの微細化の分だけ機能を詰め込むとすれば、電力が上昇し、ダイ面積当たりの温度が上がり、冷却が難しくなる。
そのため、A11世代のチップアーキテクチャでは、CPUコアやGPUコアのような電力消費の大きなプロセッサよりも、相対的に電力効率の高いユニットの面積を増やす必要が出てくると予想される。CPUコアとGPUコアをハイペースで増やすと、電力的に使えないコア部分が出てきてしまう。ダークシリコンと呼ばれる問題だ。
実際には、これまでもこの問題は存在しており、AppleもSoCの中でプロセッサ以外の部分を相対的に大きくし続けている。モバイルSoCのダイの中での、プロセッサの面積は縮小し続けている。この傾向は、A11ではさらに顕著になると見られる。プロセス技術の変化は、iPhoneのSoCのアーキテクチャにも影響を与える。