半導体のデバイス技術とプロセス技術に関する最新の研究成果が披露される国際会議「Symposium on VLSI Technology」(VLSI Technology)と、半導体の回路技術に関する最新の研究成果が披露される国際会議「Symposium on VLSI Circuits」(VLSI Circuits)が、米国ハワイ州ホノルル市でそれぞれ6月15日と6月16日に始まった。

　VLSI TechnologyとVLSI Circuitsは毎年初夏に同じ会場で、会期を1日ずらして開催されてきた。このため両者をひとくくりにして、「VLSI XXXX」(XXXXは西暦)と称することが多い。開催拠点は偶数年が米国のハワイ、奇数年が日本の京都となっている。2010年の「VLSI 2010」はハワイの年となる。

　6月15日に先行して始まったVLSI Technologyでは、次世代の磁気メモリ(MRAM)に関する研究成果の発表が相次いだ。「スピン注入メモリ(STT-RAM)」と呼ばれる磁気メモリである。

　磁気メモリは、磁性膜に磁化を与える方向の違いを利用してデータを書き込むタイプのメモリであり、電源を切ってもデータが消えない特性(不揮発性)を有する、そして原理的にはDRAMと同様の小さなメモリセルを実現できる、書き込み時間がフラッシュメモリよりもはるかに短い、フラッシュメモリと違って消去動作が不要、といった特長を備える。また原理的に劣化がなく、フラッシュメモリと違って半永久的な書き換え回数を保証できる可能性がある。すでに磁気メモリは製品化されており、最大容量で16MbitのMRAMが出荷されている。

　ただし商用化されたMRAMでは、DRAMに近い大きな記憶容量を実現することは難しい。専用の配線に電流を流して磁界を発生させて磁化の方向を変え、データの読み書きを実行する方式であることが大きな理由である。この方式だとメモリセルの面積がDRAMセルに比べると大きくなってしまうほか、データの読み書きに必要な電流が大きくなってしまう。いずれも大容量化には不向きな性質だ。

　そこで最近になって研究開発が進められているのが、「スピン注入(STT:Spin Transfer Torque)」と呼ばれる技術を利用した磁気メモリである。スピン注入技術による磁気メモリでは、電子のスピンによって生じる磁界を利用して磁性膜の磁化の方向を変え、データを読み書きする。スピン注入メモリ(STT-RAM)と呼ばれるのは、このためだ。

　スピン注入メモリでは、データの読み書きにある程度の電流は必要とするものの、微細化(あるいは磁性膜の面積を小さく)するとともに必要な電流値が小さくなるという、高密度化に適した特性を備えている。このため、次世代の磁気メモリ、すなわち次世代の大容量不揮発性メモリの有力な候補として、研究開発が活発になってきた。

　国内企業では日立製作所や富士通研究所、東芝など、海外ではベンチャー企業が主に、STT-RAMの研究を手掛けている。VLSI 2010ではその内容の一部が公表された。

32MbitのSTT-RAM試作チップ。日立製作所と東北大学の共同研究チームが2009年のVLSI Symposiumで発表したもの(講演番号8-4)

　日立製作所は東北大学と共同で、STT-RAMを研究してきた。「VLSI 2009」では、32Mbitと当時としては最大容量のSTT-RAMを試作してみせた。

　今回のVLSI Technologyで日立と東北大学の共同研究チームは、1個のメモリセルに2bitを記録するSTT-RAM技術を発表した(T.Ishigakiほか、講演番号5.1)。NANDフラッシュメモリのMLC(マルチレベルセル)技術と同様に、物理的なメモリセルの数の2倍のbitデータを記録できる。

1個のメモリセルに2bitを記録するSTT-RAMの原理。左は回路図。MTJは磁気トンネル接合(Magnetic Tunneling Junction)の略称で、磁気記憶素子のこと。右は2bit

　NANDフラッシュメモリのMLCは、書き込みのしきい電圧を3通りに設けることで、4通り、すなわち2bitの値を記録していた。これに対して日立と東北大学が考案したMLC技術は、2個の磁気記録素子を積層し、1個を上位ビット、残りの1個を下位ビットに割り当てる。メモリセルの選択トランジスタは1個である。

　データの書き込みと読み出しはともに、上位ビットのステップと下位ビットのステップの合計2回のステップを順番に実行することになる。ただしデータの値によっては、1回のステップで書き込み/読み出しが済むような工夫が施してある。このため、アクセス時間と消費電流の増大が抑えられる。

磁気トンネル接合(MTJ)の構造と動作原理

　富士通研究所はMRAMの磁気記憶素子である、MTJを主に研究している。MTJは磁性層で絶縁層を挟んだ3層構造をしており、従来の磁気メモリ(MRAM)でもSTT-RAMでも、MTJが磁気記憶素子である点に変わりはない。

　MTJは下部磁性層が磁化の向きを固定してある層(固定層)、上部磁性層が磁化の向きを自由に変えられる層(自由層)となっているのが普通である。固定層と自由層で磁化の向きがそろっている状態(平行状態)のときにMTJを貫く方向の電気抵抗が低くなり、固定層と自由層で磁化の向きが反対である状態(反平行状態)のときにMTJを貫く方向の電気抵抗が高くなる。MRAMとSTT-RAMはいずれも、この抵抗の違いを利用してデータを記録している。

　ただしSTT-RAMではMTJに電流を流す(電子を注入する)ことで磁化の向きを変えるので、磁化の方向転換に必要な電流とセル選択トランジスタの電流駆動能力の関係を考慮する必要がある。磁化の方向転換に必要な電流量は、初期値が平行状態か反平行状態かによって違う。平行状態から反平行状態へ自由層の磁化の向きを反転させる場合の方が、必要な電流値が高い。

MTJとトランジスタ(Tr)、電流の関係。図中の略号はPが平行状態、APが反平行状態を意味する

　ところがこの方向は、下部磁性層にトランジスタ(のコレクタあるいはドレイン)が接続された方式(従来はこの方式が普通)だと、トランジスタの駆動電流が低い方向になる。トランジスタにとっては苦手な向きになってしまう。

試作したメモリセルの断面を透過型電子顕微鏡で観察した写真。上部磁性層が自由(Free)層のMTJと、固定(Pinned)層のMTJの両方を試作した

　そこで富士通研究所は、トランジスタと接続される下部磁性層が自由層、そしてビット線とつながる上部磁性層が固定層となるMTJを考案し、メモリセルを試作した(Y.M.Leeほか、講演番号5.2)。上部磁性層が自由層となるMTJも試作して両者の動作特性を測定したところ、考案した構造では低電圧で確実に磁化の方向を変えられることが確かめられた。

256Kbit STT-RAMの概要。この資料はGrandisが2009年8月のイベント「Flash Memory Summit」で発表したもの

　このほかSTT-RAMの技術開発企業である米国のGrandisが、256Kbit STT-RAMの試作チップを使ってメモリセルの熱安定性を検討した結果を発表した(A.Driskill-Smithほか、講演番号5.3)。256KbitのSTT-RAMは90nm CMOSの4層金属配線技術で製造した。熱安定性は、MTJへの書き込み電流パルスの幅(時間)に大きく影響されるという。

　現状では熱安定性に課題を抱えるものの、既存技術の改良で熱安定性を確保し、1Gbitと大容量のSTT-RAMを実用化できそうだと結論付けていた。

　次世代の大容量不揮発性メモリの候補として期待がかかるSTT-RAMの原理的な特性には、素晴らしいものがある。しかし製品開発となると、さまざまな課題が立ちはだかる。現在は開発の課題が次々と明らかになり、開発エンジニアが課題の解決に取り組んでいる段階にみえる。今後の開発の進展を期待したい。