日立、問題規模に応じてスケーラブルに構成できる「CMOSアニーリングマシン」を開発

約5km四方のエリアで都市交通最適化シミュレーションを実行した例。移動経路の最適化により、混雑箇所を示す赤い点が減少している

　株式会社日立製作所は、問題規模に応じてスケーラブルに構成可能な「CMOSアニーリングマシン」を開発し、2018年8月より、同マシンをパートナー向けにクラウドサービスとして公開すると発表した。

　同社はこれまで、膨大な計算量が必要とされる「組合せ最適化問題」を、実用的な時間内で処理するためのコンピュータとして、CMOS回路を用いたコンピュータの開発に取り組んできた。

　組合せ最適化問題は、選択肢の中から最も良い選択肢を見つけ出すという問題で、これを解くことで交通渋滞解消や、物流コストの低減といった実社会の問題を解決できる。

　前述のとおり、既存の計算機では膨大な計算量が必要とされるため、同問題をイジングモデル(磁性体の振る舞い)に置換して解く手法で、量子アニーリング方式の量子コンピュータ(D-Wave、”GeForce GTX 1080比で1万倍高速“な量子コンピュータ「D-Wave 2000Q」)などが開発されている。

　日立はイジングモデルの動作をCMOS回路で擬似的に再現するアプローチを取っており、2015年2月に20,480パラメータに対応した専用チップを試作(日立、量子コンピュータに匹敵するCMOS半導体コンピュータを開発参照)し、2016年11月にFPGA(Field Programmable Gate Array)を用いた試作機で、計算規模を向上する技術を開発していた。

　今回は、CMOSアニーリングチップ同士を相互に接続し、問題規模に応じてスケーラブルに構成可能な技術を開発したという。

　チップ間の接続には、高速に変化するパラメータの値を隣接チップに送受信する必要があるため、とくに多数のチップを接続するさい、通信量が急増しないことが要求される。

　同社は、各チップにおいては、チップ境界部分にあたるパラメータのみを送受信する、局所的な通信で十分であることに着目し、隣接するチップ同士でパラメータの値を絶えず送受信させる「部分結合型」を適用することで、全体として一体の大規模なコンピュータとして動作させたという。

　この構成の場合、全結合型と比較して、接続枚数が増えた場合でも1チップあたりの通信量は増加しないため、省電力/低コストでスケーラブルに大規模化することが可能としている。

　チップ25枚を接続したCMOSアニーリングマシンを用いて、都市内の交通渋滞軽減に向けた最短経路探索と並行して、混雑位置を避けるための車両の経路制御のシミュレーションを行なったところ、従来比25倍の面積に相当する約5km四方のエリアにおいて、1台あたりの最短経路探索を数ミリ秒の速度で処理できたという。

　 今後は、CMOSアニーリングマシンを2018年8月より一般企業や大学、研究機関などのパートナー向けにクラウドサービスとして公開し、ソリューションの協創を図り、社会課題解決に向けた早期実用化を目指すとしている。