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Cadence、DDR5インターフェイスIPをシリコン上で初試作

  • 中村 真司

2018年5月2日 12:22

　米Cadence Design Systemsは5月1日(米国時間)、JEDECが策定しているDDR5規格の初期バージョンに対応するインターフェイスIPをシリコン上で初めて試作したと発表した。

　試作品はTSMCの7nmプロセスで製造され、商用のDDR4メモリではもっとも高速な3,200MT/sを37.5%上回る4,400MT/sの転送速度を達成したという。

　これにより、エンタープライズ向けの高速メモリサブシステムを開発しているSoCプロバイダは、ケイデンスのDDR5 PHYおよびコントローラIPを使用して、DDR5メモリサブシステムの開発を開始可能になるとしている。