後藤弘茂のWeekly海外ニュース
iPhone 8/XのSoC「A11 Bionic」とプロセス技術
2017年9月28日 12:58
Appleが発売した「iPhone 8/8 Plus/X」は、半導体チップの面から見ると重要なマイルストーンとなる。プロセス技術とプロセッサコアアーキテクチャの両方が刷新されたからだ。
iPhone 8/8 Plus/Xの心臓部となる、Apple開発の新モバイルSoC (System on a Chip)「A11 Bionic」では、プロセス技術は従来の微細化した10nmノードとなった。
SoC内のプロセッサコアでは、GPUコアが新規のApple独自開発マイクロアーキテクチャとなり、さらに、これも独自開発とみられるニューラルネットワークプロセッシングコア「Neural Engine」が加わった。
10nmでニューラルネットワークプロセッサを搭載したA11
3つのポイントを整理すると、まず、iPhone 6s/7世代の16/14nmプロセスから、2年でプロセス世代が変わった。
搭載トランジスタ数は4.3B(43億)となり、ダイサイズは90平方mm以下に縮小した。見かけ上は、旧来のムーアの法則通りに2年でノードの数字が1世代進んだ(70%)ことになる。
もっとも、実際にはトランジスタのフィーチャーサイズのスケーリングで見るなら、面積で50%(リニアに70%)の縮小に3年かかっている。いずれにせよ、プロセスの微細化によって、チップに搭載するトランジスタ数が増え、アーキテクチャの拡張の余地が広がった。
A11では、増えたトランジスタを使って、アーキテクチャの拡張が進んだ。アーキテクチャのポイントは、Apple独自設計化が進んだこと。
GPUコアは、従来のImagination TechnologiesのPowerVR系GPUコアから、自社開発のGPUコアとなった。自社の方針に沿ったコアは自社開発しなければ実現できないとAppleが考えているためだと見られる。
ちなみに、CPUコアの方は、ARMのIPから、早い段階でシングルスレッド性能の高い自社アーキテクチャに変わっている。
A11の3つ目の重要な点は、CPUとGPUに加えて「ディープラーニングプロセッシングユニット(Deep Learning Processing Unit: DLPU)」を実装したこと。
モバイルSoCは、ディープラーニング向けのニューラルネットワークアクセラレータ(NNA)の実装へ向かっている。おそらく、数年以内には、多くのクライアントコンピューティングチップに3つ目のプロセッサコアとしてDLPUが搭載される。Appleはここでも先頭グループにいる。
推論向けのニューラルネットワークのプロセッサは、データ精度を下げることができるため、演算アレイは相対的に小さくできる。
しかし、推測が当たっていれば、このNNAは、オンダイのウェイト(重み)データバッファ(プルーニングにハードウェア対応)を相当量積んでいるはずで、そのためある程度のダイ(半導体本体)エリアを必要とする。
10nm化によるトランジスタの増加は、このプロセッサの搭載を容易にしていると見られる。プロセスの刷新に合わせて、アーキテクチャ面でも飛躍したのがA11と言える。
ダイを大型化したiPhone 7のA10から大幅に縮小
A11 Bionicの製造プロセスは、TSMCの10nmプロセス「10FF」と見られている。
Appleは、今年(2017年)6月の新iPad ProのSoC「A10X」を、TSMCの10nmプロセスで製造している。10nmの製造ラインは相当のボリュームを確保しているとみられ、今回も、Apple以外の顧客に提供されている10nmの初期ラインは限定されているという。
TSMCの10FFは、かなり“詰めた”プロセスとなっており、同社の16nmプロセスと比較して、フィーチャーサイズ(ゲートピッチ×ミニマムメタルピッチ)は50%程度に微細化している。
16/14nm世代では、Samsung/GLOBALFOUNDRIESの方が、TSMCよりフィーチャーサイズを詰めてきたが、今回の10nmではTSMCの方が詰めてきている。その分だけ、原理的にはより多くのトランジスタを単位面積当たりに搭載することができる。
もっとも、Appleの発表によると、A11のトランジスタ数は4.3B(43億)で、前世代のA10の3.3B(33億)に対して30%ほどしか増えていない。トランジスタの増加の利点は薄いように見える。
しかし、A10はダイサイズ(半導体本体の面積)を125平方mm程度にまで増やしてトランジスタ数を増やしており、その分だけ製造コストの高いチップとなっていた。
それに対して、今回のA11では、Techinsightsのレポートによると、ダイエリアは87.66平方mmとなっており、A10と比較して40%程度に小型化している。パフォーマンスレンジのモバイルSoCのダイ(半導体本体)の目安である、100平方mm以下のサイズになっている。
ファウンドリのプロセス技術とAppleのSoC
AppleのAシリーズSoCは、20nmのA8(2014年)で20億トランジスタになった後、A10の33億まで緩やかにしかトランジスタ数が増えていない。20LPMで89平方mmのA8の20億と、16FFCで125平方mmのA10の33億では、トランジスタの平均密度は17%しか高まっていない。
これは、ファウンドリのトランジスタのフィーチャーサイズが、20nmから16/14nmでほとんどシュリンクしなかったためだ。
プロセスノードの数字は、20から16/14へと小さくなっているが、トランジスタのサイズの目安である、ゲートの間隔であるゲートピッチ(Gate Pitch)と、配線の間隔であるミニマムメタルピッチ(Metal Pitch)は、ほとんど小さくなっていない。
そのためAppleは、A8→A9→A10でダイサイズを増やすことで、トランジスタ数を増やし、機能を高めてきた。A8の89平方mmから、A9では96/104平方mmに、A10では125平方mmと、従来のタブレット向けのダイサイズに近いサイズにまで拡大した。
コスト的に無理をしてもチップを大型化することで、毎年の機能アップを実現していたのが過去2年間のAppleだった。
ちなみに、Appleはそれ以前のA6→A7→A8の移行では、ダイサイズを89平方mmから102平方mmと、パフォーマンスモバイルSoCの標準的なサイズに保ちながらトランジスタ数を増やしている。これは、プロセスが32nm→28nm→20nmと微細化し、トランジスタも小さくなっていったからだ。
つまり、トランジスタが年々小さくなっていた2012～2014年はダイサイズを小さく留め、トランジスタサイズがあまり変わらなかった2014～2016年は、ダイサイズが大型化した。ファウンドリのプロセス移行によって、大きな影響を受けている。
ダイサイズが小型化しても、コストが下がらないA11
今回のA11では、Appleは10nmに移行することでダイを大幅に小型化した。過去2年とは異なり、ダイは縮小に向かった。
しかし、チップの製造コストは、今回はダイサイズに比例するようには下がらない。これは、16/14nmプロセスよりも、10nmプロセスの方が製造プロセスが大幅に複雑になり、プロセス済みウェハのコストが上がってしまうからだ。
実際に、IHS Markitが発表したiPhone 8のコスト解析のプレスリリースを見ても、A11のコストは27.5ドルと推測されており、iPhone 7世代のA10の推測コストである26.9ドルとほとんど変わらない。
10nmでは、露光工程でマルチパターニングのレイヤが増え、マルチパターニング技術自体も複雑化する。マスク枚数が増えスループットは落ち、同じダイサイズであっても、従来よりコストが上がる。
逆を言えば、Appleは10nmのA11では、ダイを小さくしなければコスト的に見合わなかったことになる。この事情は他社も同様で、10nmプロセス世代のモバイルSoCは、当面はダイサイズが小さくなることが予想される。
今回の10nmプロセスへの移行では、歩留まりやスピードイールドの問題が半導体業界内では噂になっていた。Samsungの量産段階の10nmプロセスと比べると、TSMCの方が詰めたプロセスで、その分、難度も高いためだ。
しかし、今回は後に述べる理由から、複数ファウンドリへの製造の分散はできなかったと推測される。
ちなみに、TSMCなどファウンドリ各社のプロセスロードマップでは、来年(2018年)は液浸版の7nmプロセス(Samsungは8nmと呼んでいる)の量産スタートだ。
しかし、液浸露光技術版7nmではプロセスがさらに複雑となるため、ウェハの処理コストが跳ね上がる。Appleが次のA12に液浸版7nmを使うかどうかは、コスト面を考える不鮮明だが、業界のウワサでは7nmと言われている。
なお、その次の大きなブレイクスルーとなるEUV露光技術版7nmプロセスの量産は、EUV露光装置のアベイラビリティの問題から、2019年のタイミングとなる。つまりA13の世代となる。
TSMCの強味のひとつはパッケージ技術
AppleのA11は、前世代のA10同様に、チップパッケージに「Fan-Out Wafer Level Package (FO-WLP)」技術を採用しているとみられる。
TSMCのFOWLP技術は「InFO WLP (Integrated Fan-Out Wafer-Level Package)」と呼ばれる。AppleのFO-WLPの採用は、半導体技術的には大きな革新で、A10というチップの大きな特徴となっていた。
従来のSoCやプロセッサのパッケージでは、半導体チップのダイをオーガニックサブストレート(有機基板)に載せている。それに対して、FO-WLPでは、オーガニックサブストレートを使わない。
その代わりに、薄い「Redistribution Layer(RDL)」を使ってパッドを展開する。パッケージの厚み(Zハイト)が薄くなり、配線抵抗が減り、I/Oパフォーマンスが高くなり、消費電力も削減できる。TSMCは、InFO-WLP技術によって、20%パッケージの厚みを削減し、20% I/Oスピードを引き上げ、10%の熱低減になると説明している。
InFOのような新パッケージ技術は、性能や電力では良いことずくめだが、パッケージングに特殊な技術が必要になる。また、ウェハレベルでパッケージングを行なうため、シリコンファウンドリの技術となる。製造のためのツール(機器)なども新規開発となる。つまり、技術の立ち上げに膨大なコストが必要となる。
しかし、TSMCでは、大ボリュームのAppleが先陣を切ってInFOを採用したために、InFO技術を安全に離陸させることができた。結果として、Appleはチップをパッケージ技術レベルで性能と電力効率を高めることができた。TSMC側は、最初から大ボリュームでのInFO立ち上げが可能となり、InFOファブへの投資の減価償却を進めることができた。
そして、TSMCはパッケージングの特殊性によって、Appleを同社に固着させることが容易になった。
16/14nmに移行したA9では、Appleは量産ボリュームの不安から、TSMCとSamsungに製造を分散して委託した。しかし、InFOを使う場合は、もし10nmの量産に不安があったとしても、TSMC 1社だけに絞る方向になったと推測される。