キオクシア-WD連合が第6世代(BiCS6)の3D NAND技術で試作した1Tbitフラッシュメモリのシリコンダイ写真。アナログ回路とセンスアンプ回路をメモリセルアレイの直下にレイアウトするCUA(Circuit Under Array)構造を採る。メモリセルアレイを4つのプレーンに分割し、プレーンの中央にワード線(行)デコーダを配置した(SK hynixの試作チップと類似のレイアウト)。キオクシアとWDが 2021年2月に国際学会ISSCCで共同発表した論文から(論文番号30.4)
