元半導体設計屋 筑秋 景のシリコン解体新書
トランジスタ製造技術以上に重要となってきた半導体パッケージ技術
2024年3月28日 06:21
日本政府の半導体製造拠点の支援策から、Fabと呼ばれる前工程工場の話が多くなってきた、前工程が進化すると、当然のことながら後工程も進化することになる。今回は半導体のパッケージに関して、どのように進化してきたかをまとめる。
アドバンストパッケージング技術とはダイのパーティショニング(分割)を行なうソリューションを提供することを意味する。アドバンストパッケージングという考え方は、おそらくIntelが設立される前にまでさかのぼることができる。ゴードン・ムーア氏(Intel創立者の1人)は、「個別にパッケージ化され、相互接続された小さな機能から大規模なシステムを構築することは経済的であることが証明されるかもしれない」と述べていた。
実際に現在のシステム上では、個別にパッケージ化されたコンポーネントが多数相互接続されている。一方、SoCという半導体アーキテクチャでは多くの機能を1つのパッケージに統合してきた。
現在のSoCには、多様な機能とワークロード処理性能が必要とされるので、1つのシリコンに収めることが難しくなってきている。多くの半導体製造企業では、モノリシックシリコンでの大きな製品も製造しているが、これらは一般的に最先端のプロセスノードで製造されているためコストがかかる。
一方でこれらを分割すると従来のパッケージング技術だけではうまく製品化できない。IntelがCPU内にPCHをパッケージ統合できたのは、従来のパッケージの設計でシリコンの発熱量、帯域幅、電力要件、コストを理解していたからだ。
アドバンストパッケージングは、統合化を進めるSoCの概念から、パッケージ上でシステムを構成することへと移行するもので、ムーアの法則を続けるための微細化+モノリシックシリコンとは別アプローチとなる。
上記のスライドがIntelのパッケージング技術の進化だ。パッケージ技術の1つの役目は、シリコンダイとシステムをつなぐことで、電源、信号、トランジスタがシステムと通信し、ユーザーと対話できるようにすることだ。
もう1つの役目は、ダイを保護する。そのために耐久性のある材料を使用してパッケージ化する必要がある。メカ的な品質を向上させることが、信頼性の高い半導体製品を提供することになる。パッケージ基板上には、インダクタ、コンデンサ、抵抗など以外にも電気的な機能も追加することができ、パッケージで放熱も行なう。
今後、アドバンストパッケージングに移行することで、パッケージ技術のイノベーションの付加価値はより高くなると考えられている。実際、直近のマルチタイル(チップ)の統合を可能にした高密度、高帯域幅、低電力の相互接続という点が半導体製造における大きな価値になってきた。パッケージングはそれまでの製造における限定的な役割から、最近は半導体ビジネスの中心として認識、投資対象になってきている。そして、パッケージ技術での進化なしには半導体製品が機能しなくなってきている。
標準パッケージングからその歴史を振り返ってみると、Intelは2013年にコードネームHaswellで初めて2つの異なるタイプの機能統合をパッケージ内で行なった。その際には、パッケージ上での統合用オンパッケージIO(OPIO)と呼ばれる技術を使用して、プラットフォームコントローラハブとSoC間を接続した。
OPIOはパッケージ上のeDRAM(embedded DRAM)の接続などの機能統合や他のクライアントパッケージにも採用された。コードネームAlder LakeとRaptor LakeのようなSoCとPCHのパッケージ上での統合にも使われ、これらを製造するのに適切なパッケージ技術だった。
しかし、Haswellはタイル(チップレット)世代ほどの拡張性は必要なく、帯域幅も密度もそれほど高くなく、かつダイの統合においてEMIB/Foverosパッケージ技術を使用しなければならないほどの高い電源効率が必要なかった。
ここまでが従来のMCP(マルチチップパッケージ)だ。続いて注目されている最新のパッケージ技術をまとめる。
EMIB: Embedded Multi Die Interconnect Bridge
アドバンストパッケージングへの移行の最初の柱はEMIBテクノロジーだったと言える。EMIBは、Embedded Multi Die Interconnect Bridge EMIBの略で、シリコンブリッジを基板に埋め込むことで、2つのシリコン間で高密度の相互接続を実現する技術になる。
上記スライドの写真を見ていただきたい。この断面のテスト用タイルが連結されている部分のブリッジ用シリコンとタイルとの間でEMIBによる相互接続が見て取れる。
EMIBシリコンはとても薄い。現在は55μmピッチでのインターコネクトを実現しており、現在の有機フリップチップパッケージのベースラインと比較すると、約5倍の密度になっている。
2017年に初めてEMIBを用いて製品化されたのはFPGA製品である。だが、EMIBを使用した初の量産製品はコードネームSapphire Rapidsだ。EMIBによりレチクル(露光マスク)で製造されるシリコンよりも3倍以上の大きさのチップを作れることになり、Sapphire Rapidsはデータセンター向けプロセッサとして活躍した。
Foveros
テクノロジーの進化の次のステップはFoverosになる。こちらも2017年に開発がスタートしている。
Foverosは新しい相互接続技術だ。上図で最初のFoverosの断面図を見ることができる。ベースタイル(ダイあるいはチップレット)にトップタイルが載っており、それぞれがパッケージと信号のやり取りができるようにするシリコン貫通ビアがパッケージ基板に接続されているのが見える。
ここでのタイル間相互接続は50μmピッチで、EMIBとよく似ている。つまりこちらも、有機フリップチップと比較して相互接続密度が約5倍に向上している。この技術を最初に使用した製品は、コードネームLakefieldだった。LakefieldではFoverosを使用して積極的にダイスタッキングを行なうことができたという。
これは業界初のUncore(コアシリコン以外)にコアを積み重ねる真の3Dスタックであり、非常に小さなフットプリントを可能にした。具体的には、Foveros技術により12x12mmのフットプリントを実現できた。また、パッケージ内に積み重ねたパッケージオンパッケージメモリも実現した。
Co-EMIB: Foveros+EMIB
次なるパッケージング技術のCo-EMIBと呼ばれるものだ。Co-EMIBはFoverosとEMIBを組み合わせた技術になる。これによりさらにパッケージでの拡張性を高くできる。パッケージ上でスケールアップ(面積を大きくする=2Dで広くする)と、スケールアウト(フットプリントを小さくする=3Dで積み上げる)が可能で、これら全てを高密度で実現し、高帯域幅の相互接続が可能になる。この技術はIntelのGPUであるPonte Vecchioで採用されている。
ただし、Co-EMIBはLakefieldで製品化されたFoverosとSapphire RapidsやFPGAで製品化されたEMIBを単純に組み合わせたわけではない。まず、Foverosでかなりのスケールアウトを行ない、インターコネクトピッチは50μmから36μmになった。Lakefieldは約100平方mmだったが、Ponte Vecchioでは600平方mmを超えてきた。
もう1つの進化点は、上図のPonte Vecchioの各ベースダイで、金色に輝いているタイルの写真でも分かるように、各ベースタイルに複数のタイルを積み重ねている。この複数タイルの積み重ねも進化だ。
Lakefieldでは1つのベースダイの上に1つのComputeダイ、その上にPOPメモリとなっていた。対してPonte Vecchioでは、Intel製タイルと外部ファウンダリー製のタイルの両方のタイルを1つのベースダイ上に接続している。
これは、業界がこれまでに見た中で最も複雑なものになった。実際、11のブリッジ、47のアクティブタイル、5つのプロセスノード、1,000億以上のトランジスタを含む。この1,000億以上のトラジスタ数にはHBMは含まれない。そして、従来の3倍以上のレチクルに相当する大面積シリコンが3つあり、それらを全て1つのパッケージに収めている。
以上、パッケージ技術について解説してきた。従来型のマルチチップパッケージはのCPUとPCHをパッケージ上で統合するために長く使われてきたが、ここから先に進化するためには、より多くの機能と性能向上のためタイル構造に向けた進化が必要と言うことが分かったと思う。
今回紹介した新パッケージ技術が量産品に展開されたのは最近で、今後のパッケージ技術の進化を支えていくベースになると考えられる。そして、今後パッケージ技術に対しては多くの投資が必要になるだろう。言い換えると、新しい半導体開発においては、ウェハとしてのトランジスタ製造技術だけでなく、パッケージ技術も投資対象の中心になってくる。