「IEDM 2010」の中日(なかび)である7日のセッションが完了した。この日は次世代不揮発性メモリの有力候補である、「スピン注入メモリ(STT-RAM)」の研究開発成果が相次いで発表されたので、その内容をご紹介したい。

　大容量メモリの密度を評価する重要な指標に「Fの2乗(F2)」がある。ここで「F」とは微細加工の寸法(Feature size)を意味する。当然のことなのだが、半導体製造の加工寸法をどんどん細くすれば、原理的にはメモリセルはいくらでも小さくなる。このため、メモリセルの面積を絶対値で表現することは、高密度化技術の優劣を比較するときには適切ではない。そこでメモリセル面積を「Fの2乗(F2)の何倍に相当するか」で技術の優劣を比較するのが、半導体メモリ業界では一般的である。

　例えばDRAMのメモリセルは6～8×(Fの2乗)の大きさがある。次世代の大容量不揮発性メモリ技術にとっては、この大きさが1つの目安とされている。8×(Fの2乗)を実現すれば、DRAMと製造コストで競えるようになるからだ。

スピン注入メモリの書き込み原理。富士通研究所がISSCC 2010の発表内容に関する記者会見を開催したときの資料から引用

　「スピン注入メモリ(STT-RAM)」は、次世代の大容量不揮発性メモリの候補として最近になって急激に脚光を浴びている。「スピントルク注入(STT：Spin Transfer Torque)」と呼ばれる技術を利用していることから、この名称が付けられている。磁気メモリ(MRAM)の一種なので、第2世代のMRAMと位置付けることもある。

　スピン注入メモリは、電子のスピンによって生じる磁界を利用して磁化の方向を変更することで、データを書き込む(磁気記録)。データの書き込みにはある程度の電流量を必要とするものの、微細化とともに書き込み電流が小さくなるという、高密度化に適した特性を備えている。磁化の方向を記録するので、電源を切ってもデータは消えない(不揮発性)。また書き込みと読み出しは、原理的にはDRAMと同等以上に高速に実行できる。

スピン注入メモリの研究開発に関する最近の動向。GrandisがFlash Memory Summit 2010で講演した資料から引用

　最近まで、スピン注入メモリの開発成果を国際学会やイベントなどで主に発表してきたのは、日本のエレクトロニクス企業と米国のベンチャー企業だった。日立製作所と東北大学の共同研究グループは2009年6月にVLSI Symposium(半導体の国際学会)で32Mbitのスピン注入メモリを発表しており、東芝は2010年2月にISSCC(半導体回路の国際学会)で64Mbitのスピン注入メモリを発表した。

　米国のベンチャー企業は、2010年8月にFlash Memory Summit(フラッシュメモリ関連の講演会)で最新の開発状況を公表している。このイベントでベンチャー企業のGrandisは、同社が韓国の大手DRAMベンダーであるHynix Semiconductor(以下はHynixと表記)と共同で大容量のスピン注入メモリ・チップを開発中であることと、韓国政府が2009年11月にDRAM最大手ベンダーの韓国Samsung ElectronicsとHynixにスピン注入メモリの開発補助金として5,000万ドルを援助したことを明らかにした。

Grandisが2010年8月のFlash Memory Summitで公表したスピン注入メモリ(STT-RAM)の開発ロードマップ

　Grandisはまた、Hynixと共同開発したスピン注入メモリを12月のIEDM 2010で公表すると8月のFlash Memory Summitで予告していた。Grandisが公表済みの開発ロードマップによると、2010年に64Mbitチップを開発し、2012年に1Gbitチップを開発する計画となっている。IEDM 2010で発表されたのは、ロードマップと同じ64Mbitチップだった(S. Chungほか、講演番号12.7)。

　HynixとGrandisが共同開発した64Mbitチップの特徴は、加工寸法が54nmとスピン注入メモリの試作例としては最も微細なプロセスを使用したことと、DRAMプロセスをベースにしたことである。HynixのDDR2 DRAMプロセスと、Grandisのスピントルク注入(STT)技術を組み合わせたチップになっている。

　試作したチップのシリコンダイ面積は23.36平方mmとかなり小さい。メモリセル面積は0.041平方μmで、「Fの2乗(F2)」に換算すると14×(Fの2乗)ある。DRAMセルの6～8×(Fの2乗)に比べると、まだかなり大きい。メモリセルが大きいのは、1個のメモリセルに2個のトランジスタを使用したためである。DRAMのセル選択トランジスタだと、1個だけではスピントルク注入に必要な電流を供給できなかったからだ。なお、書き込み電流は140μA～150μAである。今後は、書き込み電流を低減するといった改良によって8×(Fの2乗)と小さなメモリセルを開発していく計画となっている。

　アクセス時間は、シミュレーションではチップ選択からデータ読み出しまで17nsとなり、その波形を講演論文集に記載していたが、講演では実測の信号波形を示していた。実測値では、チップ選択からデータ読み出しまで25nsである。不揮発性メモリとしては十分に高速だ。

HynixとGrandisが共同開発した64Mbitスピン注入メモリのシリコンダイ写真	HynixとGrandisが共同開発した64Mbitスピン注入メモリの概要。比較のために、東芝が2010年2月試作発表した64Mbitスピン注入メモリの概要も併載した	メモリセルアレイのレイアウト。左の図で青色の線で四角く囲んだ部分が1個のメモリセル

　Samsung Electronicsの講演はメモリチップではなく、メモリセルを構成する記憶素子(磁気トンネル接合素子)に関するものだった(S. C. Ohほか、講演番号12.6)。30nm未満の加工寸法で製造する、Gbit級のスピン注入メモリが開発目標である。

　試作した記憶素子の書き換え寿命と書き込み電流密度を調べていた。書き込み寿命を10の15乗回(DRAMと同等以上)にするには、書き込み電圧を0.7V以下に抑える必要がある。書き込み電圧が0.25Vのときに書き込み電流密度が0.8MA/平方cmと低い記憶素子を開発できたとする。講演を聴講する限りでは、研究開発としては初期の段階にある。今後の進展を期待したい。

　このほか米IBMが、スピン注入メモリの研究開発状況を講演した(D. C. Worledgeほか、講演番号12.5)。IBMは2007年8月に、TDKと共同でスピン注入メモリの開発を始めると報道機関に向けて発表していた。具体的にはTDKの米国子会社MagIC TechnologiesとIBMが「IBM-MagIC MRAM Alliance」と呼ぶ共同開発チームを作り、研究開発を継続してきた。当面の開発目標は、90nm技術で64Mbitのスピン注入メモリを実現することにある。

　IEDM 2010では、4kbitのテストチップを試作して特性を評価した結果が示された。書き込み電圧が0.3Vのときに最短50nsでデータ書き換えを実行できている。また4,650万サイクルの読み書き(1サイクルは、0の書き込みと読み出し、続けて1の書き込みと読み出しまで)を繰り返したときに、不良が発生したビットは4個だけだったという。基礎的な試作段階としては、良好な結果である。

4kbitスピン注入メモリのシリコンダイ写真	記憶素子(トンネル接合)の大きさと書き込み電流の関係。青線は長手方向の磁気記録、赤線は垂直方向の磁気記録の場合。IBMは垂直方向の磁気記録を選んだ

　次世代不揮発性メモリの開発競争は一時、相変化メモリが最有力視されていた。ところが最大の推進役であるNumonyxがMicron Technologyに買収されてからというもの、目立った動きがない。代わって注目を集めているのが、スピン注入メモリである。ただし、すでに製品がサンプル出荷されている相変化メモリに比べると、スピン注入メモリは技術的にはまだまだ未成熟である。商用化されるまでにはかなりの時間が必要だ。製品化の時期は早くても2012年になるだろう。それまで、開発の行方を見守って行きたい。