後藤弘茂のWeekly海外ニュース
プロセス技術の優位を鍵とするIntelのファウンダリ戦略
2016年10月20日 06:00
モバイルへの比重を高めたIntelのファウンダリ戦略
Intelファウンダリが、AppleのiPhoneチップを製造するようになるのか。この話が現実味を帯び始めた背景には、Intelのカスタムファウンダリ戦略の変化と、その背景となるプロセス技術やエコシステムの変化がある。Intelは、TSMCなどのファウンダリに対抗しようと、自社の改革を続けており、ようやく、それが形をなし始めている。
Intelはカスタムファウンダリビジネスを、最初はパフォーマンスオリエンテッド(性能重視)なチップを中心に展開した。FPGA(Field-Programmable Gate Array)やネットワークプロセッサで、これらは、自社で設計したチップを自社で製造する「IDM(Integrated Device Manufacturer)」だったIntelの技術の延長線で設計量産が容易だ。しかし、8月に開催された「Intel Developer Forum(IDF) 16 San Francisco」では、Intelは同社のファウンダリをモバイルデバイスに向けて本格的に舵を切ったことを明確にした。
10nmプロセスからは、Intelファウンダリで、顧客はARMのフィジカルIPプラットフォームである「ARM Artisan」を利用できる。これは、ARMプロセッサコアなどに利用できるスタンダードセルライブラリセットや、メモリコンパイラなどだ。また、ARMコアの物理設計をIntelのプロセスに最適化する「POP(Process Optimization Pack)」も提供される。一言で言えば、ARMのCPUやGPUのコアを、Intelのファブで簡単に設計できるようになった。
現在、ファウンダリの先端プロセスを最も求めているのはモバイルデバイスであり、先端プロセスが特徴のIntelのモバイルフォーカス戦略は、理にかなっている。また、Intelは、IDFのプロセス技術の説明で、“低コスト”を強調した。業界が低コストを必要としているとして、Intelはトランジスタ当たりのコストを下げることで、その要求に答えると説明した。
ほかのファウンダリに対してのプロセス技術の優位を訴えるIntel
Intelがファウンダリとしてのエコシステムを整えつつあることで、ようやくほかのファウンダリに対して、Intelのプロセス技術の優位性が意味を持ち始めた。IntelのMark Bohr氏(Intel Senior Fellow, Logic Technology Development, Intel)は、IDFでは自社のプロセス技術が、他社の同じノード数字のプロセスに対して、1世代近く先行していると説明した。
例えば、Intelの14nmプロセスのゲートピッチ(ゲート間隔)は70nmだが、ファウンダリ他社の16/14nmプロセスのゲートピッチは78～90nmだ。最小のメタルピッチ(配線間隔)は、Intelの14nmは52nmだが、他社ファウンダリの16/14nmは、64nmで生産スタートしている。同じ数字のノード世代でも、Intelの方がスケーリングでは優位性を持ち、それは10nm世代でも継続するというのがIntelの主張だ。
この主原因は、ファウンダリ各社が20nmプロセルは従来のプレーナトランジスタで量産し、20nmのバックエンドの多くを流用してFinFETトランジスタのバージョンを立ち上げ、FinFETプロセスに16/14nmのノード名を与えたことにある。そのため、トランジスタの構成要素のサイズが、プロセスノード名から得られるスケーリング則に合わなくなってしまった。つまり、20nm→16/14nmでは、ノード数字の上では、各要素が80～70%にスケールダウンしなければならないのに、そうなっていない。Intelが自社の14nmプロセスだけが、スケーリング則に沿っていると主張する根拠はそこにある。
トランジスタの構成要素がスケーリングすれば、トランジスタが稠密になる。それだけ、トランジスタ当たりのコストが下がり、低コスト化に繋がるとIntelは言う。裏を返せば、ウェハ当たりのコストではIntelが高い場合でも、トランジスタ当たりのコストではIntelが優れると主張していることになる。ウェハ当たりのコストで優位と言わないところがポイントだ。
微細化で優位に立つIntel。その背景には、依然として優位を維持するIntelのプロセス技術開発がある。
SADPの導入で先行するIntel
FinFETプロセスになって、微細加工を行なうパターニング技術への要求はますます厳しくなった。FinFETでは、トランジスタのフィンをシリコン上に生成しなければならない。そのため、メタルレイヤ(配線層)ではなく、トランジスタのフィンが最も微細なパターニングを要するレイヤーとなった。そして、トランジスタのフィンピッチの方が、最小のメタルピッチよりもずっと狭い。また、セルライブラリを作る時に、フィンピッチがメタルピッチも制約する。
Intelが他社よりも微細な加工のプロセスを実現できたのは、パターニング技術で他社と違うアプローチを取ったからだ。Intelの技術上の利点は、サイドウォール(Sidewall、側壁)を使うパターニング技術のロジックプロセスへの導入に、いち早く成功したことだ。サイドウォールと呼ばれる加工テクニックを使うこのパターニング技術は「SADP (Self-Aligned Double Patterning)」とも呼ばれる。同じダブルパターニング技術でも、他社とは大きく異なる。
最初に導入されたダブルパターニング技術は、シンプルにパターンを2つの部分に分けて、2回の露光で生成する手法だ。「LELE (Litho-Etch-Litho-Etch)」と呼ばれるこのダブルパターニング技術は、パターンの分割こそ厄介(接続するパターンは同時にパターニングしなければならない)だが、相対的にシンプルで、導入は速く進んだ。
それに対して、SADPはまず芯材(Mandrel)を生成して、芯をカバーするマスクレイヤを生成。エッチングによって、マスクの余計な部分を削ってサイドウォールのスペーサー(Spacer)を生成。さらに芯材をリムーブして、最終的にパターンを生成する。加工は複雑になるが、より微細なパターンの生成が容易になる。
Intelは14nmプロセスで、FinFETトランジスタのフィンピッチを42nm、メタルピッチを52nm～56nmへと微細化している。Bohr氏は、2014年9月の「Intel Developer Forum(IDF) SF 2014」のプロセス技術セッションの際に、14nmプロセスにSADPを使っていることを認めている。また、2014年12月の半導体カンファレンス「IEDM」では「A 14nm Logic Technology Featuring 2nd-Generation FinFET, Air-Gapped Interconnects, Self-Aligned Double Patterning and a 0.0588μm2 SRAM Cell」と題した講演で、SADPによって微細プロセス加工が可能になったことを説明している。Intelは2010年頃からSADPの導入を検討していた。
スケーリング則で従来のトレンドより優れるIntelロードマップ
Intelは現在、10nmプロセスでは、14nmプロセスに対して、ゲートピッチとメタルピッチともに、ほぼ従来のスケーリング則に沿って微細化すると説明している。ゲートピッチでは14nmと比較して、10nmは従来の76%/世代ずつのスケーリングトレンドと、ほぼ同じだ。しかし、ロジックセル面積は、従来の46%/世代のスケーリングよりも、さらに縮小するという。これは、フィンピッチとメタルピッチが、従来のスケーリング則よりもスケールダウンすることを物語っている。
Intelは、他社のゲートピッチとセルハイトの予測も行なっている。それを見ると、ゲートピッチについては、他社の10nmはIntelの14nmプロセスをやや下回る程度。ロジックセルエリアについては、他社の10nmはIntelの14nmプロセスを下回るものの、Intelの10nmには引き離されている。Intelがトランジスタ当たりのコストで優れるという根拠はここにある。
IntelはSADPは10nmでも有効だと語っており、第2世代のSADP技術により、さらに微細なピッチを可能にすると見られる。簡単に言えば、Intelは現在の14nmプロセスの技術の延長で10nmプロセスを開発している。
ほかのファウンダリは、現在はLELEダブルパターニングだが、10nmプロセス世代では、Intelの14nmと似たようなSADPか、あるいは「LELELE」トリプルパターニング、またはほかの派生パターニング技術を採用すると見られている。下図はARMが2015年に示した技術トレンドの予測で、Intel以外のファウンダリの展望となっている。ファウンダリ各社と密接な関係にあるARMの見通しでも、10nm世代はこれらの技術となっている。ちなみに、これはロジックプロセスで、メモリでもSADPの導入が進んでいる。
