2014年4月19日

2014年4月18日

2014年4月17日

【IMW 2011レポート】
日本発の新型不揮発性メモリが相次いで登場

IMW 2011の会場であるHyatt Regency HotelのConference Center

会期:5月23日〜5月25日(技術講演会のみ、現地時間)
会場:米国 カリフォルニア州モントレー Hyatt Regency Hotel



 半導体メモリ技術に関する国際会議「国際メモリワークショップ(IMW:International Memory Workshop)」が米国時間5月23日に米国カリフォルニア州モントレーで始まった。

 IMWは毎年5月に開催されており、今回が第3回とかなり新しい国際会議である。元々は別々に開催されていた2つの国際会議「不揮発性半導体メモリワークショップ(NVSMW:Non-Volatile Semiconductor Memory Workshops)」と「メモリ技術と設計の国際会議(ICMTD:International Conference on Memory Technology and Design)」が、2008年に合同で開催したのをきっかけに両者が正式に統合したもので、2009年よりInternational Memory Workshop(IMW)と名称を変更して開催するようになった。

 NVSMWは1975年に始まった30年を超える伝統ある国際会議で、デバイス技術の講演会という性格が強かった。一方でICMTDは2005年に始まった比較的新しい国際会議で、メモリの設計技術をテーマとしたことに特徴がある。NVSMWが不揮発性以外のメモリを取り込むとともに、対象を設計技術に拡張するようになったとも捉えられる。

 合同開催となった2008年の投稿論文数は86件、採択論文数は40件である。比較的こじんまりとしたイベントであることがわかる。第1回のIMWである2009年の投稿論文数は74件、採択論文数は35件。第2回のIMWである2010年の投稿論文数は82件、採択論文数は50件で、この回からポスター発表セッションが設けられた。内訳は口頭発表が35件、ポスター発表が15件である。

 2011年の今回は、投稿論文数が71件、採択論文数は51件となった。内訳は口頭発表が36件、ポスター発表が15件である。口頭発表を地域別にみると米国が14件、欧州が12件、アジア(日本を含む)が10件となっている。半導体メモリ市場ではアジア企業のシェアが大きいが、研究開発では違った様相となっており、興味深い。また組織別にみると企業が19件、大学が9件、研究機関が8件である。企業の発表がかなり多い。

 それでは23日の発表から、いくつかのトピックスをご紹介しよう。

●3bit/セル、25nmの64Gbit NANDフラッシュ技術

 口頭発表では、IntelとMicron Technologyの共同開発チームが、25nmと微細な加工技術で製造した3bit/セル方式(TLC方式)の64Gbit NANDフラッシュメモリの実現技術を明らかにした(M.Goldmanほか、講演論文集18ページ〜21ページ)。両社が2010年8月に開発を発表したシリコンダイである。

 シリコンダイの面積は130平方mmとかなり小さい。セル面積は0.0034平方μmである。製造技術は25nmのCMOS、3層金属配線。メモリセルアレイの構成は1ページが8,192byte(8KB)、1ブロックが384ページ、全体は1,368ブロックとなっている。また1ページごとに、976byteの冗長メモリを用意した。読み出し(リード)時間は最大100μs、書き込み(プログラム)時間は標準2.4ms(講演のデータ、論文記載は2.3ms)、消去(イレーズ)時間は標準3ms(講演のデータ、論文記載は10ms)である。

 メモリセルアレイで隣接するワード線の間には絶縁膜ではなく、エアギャップを設けた。エアギャップは原理的には最も誘電率が低く、容量が小さくなる。ワード線の遅延時間が短くなるとともに、隣接するフローティングゲート間の結合(干渉)を抑えられる。エアギャップの導入によってワード線間の容量は25%ほど小さくなったという。

 さらに、隣接するビット線の間にもエアギャップを導入した。エアギャップの導入によってビット線間の容量は30%ほど低下したとする。さらにビット線材料に低抵抗金属のタングステン(W)を採用した。

 1個のメモリセルに対する3bitデータの書き込みは、大きく3段階に分けて進めた。最初は最下位ビットの違いで2値を記録する。次に、中位ビットの違いで4値を書き込む。最後に最上位ビットの違いで8値をプログラムする。こうすると消去電位のばらつきが減少し、リーク電流が低下する。さらに、プログラム電圧の最大値を抑えられる。

 なお書き換え回数寿命は500回である(誤り率は10のマイナス14乗、60bitECC使用)。500回の書き換え後も、1年間はデータを保持する。

25nm技術で製造した3bit/セル方式(TLC方式)の64Gbit NANDフラッシュメモリ 左はセルストリングの断面写真。縦に白く細長い部分がエアギャップ(Airgap)。右はエアギャップ(Airgap)の有無によるフローティングゲート間の容量の違い 3bit/セル(TLC)のプログラム手順。最下位ビット、中位ビット、最上位ビットの順に2値ずつ増やしていく

●NORフラッシュよりも高速で低消費の新型フラッシュ

 23日夕方のポスター発表セッションでは、日本の半導開発企業2社による新型不揮発性メモリの技術発表が参加者の注目を集めていた。1社は株式会社GENUSION(ジェニュージョン)(本社は兵庫県尼崎市)、もう1社は株式会社半導体エネルギー研究所(本社は神奈川県厚木市)である。

 GENUSIONは、NORフラッシュメモリよりも高速で大容量のフラッシュメモリ技術を開発中である。同社が開発した独自のフラッシュメモリセル技術「B4(Back Bias assisted Band to Band tunneling)フラッシュ技術」を駆使した。基本的にはフローティングゲート型セルなのだが、pチャンネルMOS FETであることが通常のフラッシュメモリと異なる。このメモリセルに対して基板バイアスと制御ゲートバイアスによってバンド間トンネリングによるホットエレクトロン注入を起こし、電荷を書き込む(プログラム)。消去動作は通常のNORフラッシュメモリと同様のF-Nトンネリングである。

 B4フラッシュ技術はNORフラッシュメモリに比べると電荷の注入効率が高い。この結果、プログラム時間が短くなるとともにプログラム電流が少なくて済む。

 IMW 2011のポスターセッションでGENUSIONは、2件の研究成果を披露した。1件はB4フラッシュ技術による16Mbitの試作チップである(N.Ajikaほか、論文集199ページ〜200ページ)。メモリセルの寸法は0.28μm×0.46μm=0.13平方μmで、設計ルール(F)で換算すると15.9F2に相当する。製造技術は90nm CMOS、6層銅配線、1層アルミ配線である。

 試作チップのプログラム電流は1bit当たり10nAで、従来のNORフラッシュに比べると3桁ほど低い。書き換えサイクルは1万回まで確認している。また1万回の書き換え後に150℃の高温放置(504時間)でデータ保持特性を測定したところ、メモリセルのしきい電圧のずれは従来のNORフラッシュに比べて小さかった。

 もう1件は、CMOSロジックと製造工程が互換の高信頼性フラッシュメモリ技術である。CMOSロジックに埋め込むことを想定して開発した(S.Shukuriほか、論文集197ページ〜198ページ)。「eCFlash(embedded CMOS Flash)」技術と呼んでいる。

 データの記憶には、MOS FETのゲート側壁絶縁膜を利用する。側壁絶縁膜の界面付近の捕獲準位を利用してキャリアを蓄積する方式である。プログラムにはホットエレクトロン注入、イレーズにはホットホール注入を使う。プログラム時間は8bitに対して10ms、プログラム電流は3mA、イレーズ時間は1Kbit未満の領域に対して50ms、イレーズ電流は100μA未満と低い。

 信頼性のデータも示していた。1万回の書き換えサイクルを実行した後に、150℃の高温下で16年ものデータ保持期間を実現している。研究開発レベルのデータとはいえ、相当に長い期間である。

 応用としては不揮発性のセンスラッチや埋め込みメモリなどを想定していた。動作温度範囲がマイナス40℃〜プラス125℃といった高い信頼性を要求する、小容量の不揮発性メモリに適するという。

B4フラッシュ技術の書き込み(プログラム)原理。GENUSION(ジェニュージョン)のWebサイトから引用 左は64Mbitの試作チップ、右はプログラムとイレーズのしきい電圧(Vt)分布

●酸化物トランジスタで電荷を閉じ込める不揮発性メモリ
左はメモリセルの回路。回路図中のOSは酸化物トランジスタ、FNは浮遊ノード、Siはシリコン・トランジスタである。右はプログラム後のシリコン・トランジスタにおける電流電圧特性

 半導体エネルギー研究所は、酸化物半導体トランジスタを利用して電荷を閉じ込める方式の不揮発性メモリ技術を発表した(T.Matsuzakiほか、論文集185ページ〜188ページ)。フラッシュメモリに比べるとプログラムが高速な不揮発性メモリを実現できるという。

 メモリセルは2個のトランジスタと1個のキャパシタで構成する。シリコンMOSトランジスタのゲート(浮遊ノード)はキャパシタを介してワード線と結合しており、一方で浮遊ノードは酸化物半導体トランジスタのドレインと接続されている。酸化物材料はインジウム・ガリウム・亜鉛の酸化物(InGaZn-Oxide)である。プログラム時は酸化物半導体ランジスタを介して浮遊ノードに電荷を蓄積する。InGaZn-Oxideはリーク電流がきわめて小さいので、浮遊ノードから電荷が洩れ出すおそれが少ないという。

 このメモリセル技術で、1Mbitの不揮発性メモリを試作した。製造技術は0.8μmのCMOSである。メモリセルアレイの回路構成がNORタイプのメモリと、NANDタイプのメモリを製造して特性を評価した。

試作した1Mbit不揮発性メモリのダイ写真。NORタイプとみられる

 NORタイプのプログラム時間は1ページ(1,024bit)当たり600ns、データ保持期間は125℃で100時間(室温で10年以上に相当)である。シリコンダイサイズは4.0mm×6.4mm。NANDタイプのプログラム時間は1ページ(1,024bit)当たり500ns、データ保持期間は85℃で10日間(室温で10年以上に相当)だとする。シリコンダイサイズは4.7mm×5.9mm。またどちらのタイプかは不明だが、10の12乗回のプログラム回数を確認したとする。なお、いずれもbyte(8bit)単位のプログラムには対応していない。

 最近はNANDフラッシュメモリの大容量化が著しい。NORフラッシュメモリの大容量化と高速化は停滞しており、NANDフラッシュとNORフラッシュのギャップが広がりつつある。そのすき間をねらうように登場したのが、日本発の新型メモリである。今後の発展に期待したい。

(2011年 5月 25日)

[Reported by 福田 昭]