■後藤弘茂のWeekly海外ニュース■

Wide I/O 2からHBMまで、次々世代メモリが見えたMemcon 2012


●PCにメモリ帯域で急速に迫りつつあるスマートフォン&タブレット

　いよいよスマートフォンやタブレットのメモリ帯域が、PCと同列になる。それも、ローエンドPCクラスではなく、今のメインストリームからハイエンドのPCクラスのメモリ帯域がモバイルにもやってくる。猛烈な勢いで進化するモバイルメモリは、いよいよデスクトップメモリに追いつき始めた。それも電力消費を抑えたまま。

　スマートフォンやタブレットのメモリは、種類を増やしながら急速に進化しているため、百花繚乱の様相を帯び始めた。現在は「LPDDR」から「LPDDR2」へと主流が移っているが、今後はDDR3相当の「LPDDR3」と、超広インターフェイスの「Wide I/O」が登場するほか、PC向けのDDR3の低電圧版「DDR3L」もこの市場に入ってくる。さらに、LPDDR3の後継の「LPDDR4」と、Wide I/O後継の「Wide I/O 2」が2015年以降に登場する。

　その一方で、グラフィックスやハイパフォーマンスコンピュータ向けの新メモリ「HBM(High Bandwidth Memory)」の開発も加速している。HBMはWide I/Oと同種の技術を使うが、省電力にフォーカスしたWide I/Oと異なり、パフォーマンスに最適化している。第1世代のHBMは1 Tera-bit/secクラスのチップ当たりメモリ帯域、第2世代は2 Tera-bit/secクラスのチップ当たりメモリ帯域をターゲットとする。Wide I/OとHBMは、どちらもチップに積層するタイプのメモリだが、当面はCPUやSoCを直接には重ねずに、TSV(シリコン貫通ビア:Through Silicon Via)インターポーザを使ってCPUやSoCと同じパッケージに収める方式が主流になりそうだ。

　HBMの登場によって、グラフィックスやHPC(High Performance Computing)向けサーバーなどのメモリ帯域が飛躍する。TSVインタポーザを使って4個のダイをGPUやCPUに接続すれば、500GB/sec～1TB/secの超広帯域メモリを実現できるからだ。ただし、搭載容量の拡大が容易なモジュールベースのメモリソリューションとしてDDR4も併存する。このほか、JEDEC規格ではないが、Micronが推進するTSV技術を使ったメモリ技術「Hybrid Memory Cube(HMC)」もあり、DRAMインターフェイス技術は一気に多様化の時代を迎えつつある。

　DRAMは長年、一品種のコモディティDRAMだけが市場を支配する「ワンサイズフィッツオール(one size fits all)」の世界だった。しかし、現在の流れは、DDR4に集約させるのではなく、用途毎に異なるDRAM技術をはめ込む多様化の方向へと急速に向かっている。こうした動きは、一品種だけを全メーカーが作ることによる、DRAMの価格競争と価格下落を防ぐ方向へと働く。将来のDRAM多様化時代には、これまでよりDRAMの価格水準が相対的に高く、メーカーが生き延びやすく、ユーザーはDRAM負担が大きい状況になるかもしれない。また、DRAMの微細化が行き詰まり、新不揮発性メモリへと置き換わる場合は、新メモリが得意な分野から置き換えが可能になるため、メモリの技術交替は、よりスムーズになる。

●モバイルメモリの急進歩が紹介されたMemcon

　こうしたDRAMインターフェイス技術の躍進が、メモリデバイスのカンファレンス「Memcon 2012」で明かされた。米サンタクララで9月18日に開催されたMemconは、Cadence Design Systemsが主催するメモリ技術のカンファレンス。もともとは、Denali Softwareのカンファレンスだったが、DenaliがCadenceに2010年に買収されて以降は、Cadenceのカンファレンスの一部として開催されるなど路線が変わっていた。しかし、今回は独立したカンファレンスとして復活。再びメモリのさまざまなソリューションが展開された。

　MemconでDRAMの将来技術を解説したのはCadenceのMarc Greenberg氏(Director, Product Marketing)。Greenberg氏は「LPDDR3 and Wide-IO DRAM: Interface Changes that Give PC-Like Memory Performance to Mobile Devices」と題した技術講演の中で、モバイルを中心に最新のDRAM規格の動向を説明した。

　Greenberg氏は、まず、PC的なメモリパフォーマンスとはどの程度のメモリ帯域を意味するのかを説明。64-bit幅で800Mtpsから、256-bit幅で1,600Mtpsまで幅があるPC系デバイスのメモリ帯域を整理。現行のモバイルデバイスでも薄型ノートPCのメモリ帯域に近づきつつあることを示した。

PCメモリの性能PC用メモリのラインナップ
PCに近づきつつあるモバイルの必要メモリバンド幅次世代のタブレットやスマートフォンのメモリ帯域

　その上で、Greenberg氏は次世代のLPDDR3で、2013～2015年にはエントリレベルのデスクトップまでの帯域がカバーされると説明した。さらに、2015年以降になると次々世代のLPDDR4(図中ではDDR-3200)によって、さらに上のメモリ帯域にまで食い込むことを示した。また、驚いたことに、PC向けのDDR3の低電圧版DDR3Lもこのメモリ帯域向けに、モバイルデバイスに浸透してくる動きがあるという。

低消費電力メモリのバンド幅低消費電力メモリの進化

　LPDDR系とDDR系の大きな違いは、動作電圧を下げただけでなく、省電力機能を充実させI/Oキャパシタンスを下げ、CPUがスリープした状態などでのセルフリフレッシュ時の電力を減らした点にある。そのため、待機電力ではDDR3LとLPDDR3で大きな違いが出る。また、LPDDR系は、モバイルではSoC(System on a Chip)の上に重ねる「Package-on-Package (PoP)」で使われることが多い。ほとんどのモバイルSoCがPoPオプションを提供しており、IntelもMedfield(メドフィールド)からPoPを採用した。LPDDR2は、当初は800Mtpsまでだったが、現在は1,066Mtpsが提供されている。インターフェイスの構成はx16またはx32だ。

低消費電力DRAMの特徴LPDDRとDDR3Lの比較PoPのLPDDR2とLPDDR3
PoPパッケージのメモリ

　こうした違いがあるため、モバイル機器の市場では、価格面の魅力があってもDDR3Lが主流になることは難しい。LPDDR系メモリは現在のLPDDR2から、次世代のLPDDR3へと移行しつつある。LPDDR3は、スマートフォンやタブレットでのLPDDR系メモリへの高速化要求が高まったために急きょ策定された。LPDDR2にオンダイターミネータを加え、I/Oキャパシタンスを下げ、新しいインターフェイストレイニングモードを設けた。LPDDR3のターゲット転送レートは1,600Mtpsで、2,133Mtpsまでの拡張も計画されている。

LPDDR2からLPDDR3への推移LPDDR2とLPDDR3の比較

●消費電力面で利点があるWide I/O

　モバイルDRAMではLPDDR系の従来型のパラレルメモリのほかに、インターフェイス幅を512-bitの規格「Wide I/O」が導入されつつある。Wide I/Oは、3Dダイスタッキング(積層)技術を使い、モバイル向けSOCチップの上にDRAMチップを重ねることを想定して策定された。512-bit幅の広いメモリインターフェイスで12.8GB/sec以上の広帯域を実現する。

　Wide I/OとLPDDR3は帯域では同列に並ぶ。しかし、Wide I/Oは、LPDDR3よりもぐっと低い600mW程度(メモリコントローラとDRAM)の消費電力で12.8GB/sec帯域を実現し、PoPと比べてパッケージサイズも薄く小さくすることができる。

Wide I/OとLPDDR3の比較Wide I/Oの位置づけ

　従来の半導体のダイは、表面のトップサイドにしか接続端子を配置できない。しかし、シリコン基板に穴をあけて、縦の配線であるViaを通すTSV技術を使えば、背面のバックサイドのにも端子を配置できるようになる。シリコン基板上にメタル層を生成し、TSVでシリコン基板に通したViaで、トップサイド側のメタル層と接続するからだ。ダイの裏表の両面に端子を配置するできるようになれば、ダイを重ねてマイクロバンプの端子を接続することで、容易にダイの積層ができるようになる。

　同じダイを積層する手法であるワイヤボンディングと比べると、TSVの方がはるかにピン数を多く取ることができる。配線も最短になり、広帯域化と省電力化が容易になる。TSVとマイクロバンプによるダイスタックでは、ダイ同士を最大数千ピンもの多数の端子で接続することで、これまでにない広帯域インターフェイスを実現できる。

TSVの利点
PDF版はこちら
ワイヤボンディングとTSV
PDF版はこちら
TSVの基本
PDF版はこちら

　トレードオフはコストで、2枚以上のWide I/Oの積層には新しいシリコン貫通ビア(TSV:Through Silicon Via)技術が必要となるため、コストが高くつく。Wide I/O DRAMチップ自身もLPDDR3に比べて、ダイオーバヘッド(ダイサイズの肥大化)がある程度ある。そのため、よりチップ当たりのコストが低く(ただしデュアルチャネルでは2チップ以上が必要)、後方互換性を持たせやすいLPDDR系とWide I/Oは棲み分ける見込みだ。面白いのは、I/Oピンをチップのエッジに配置しなければならない従来メモリに対して、Wide I/Oはチップ中央にマイクロバンプのピンを配置するため、チップ内の配線距離が短くなることで、利点になるという。

LPDDR3とWide I/OのTSV技術Wide I/OのコントローラWide I/Oの課題
Wide I/Oの課題その2Wide I/Oのメモリコントローラの配置
LPDDR3とWide I/Oの比較Wide I/Oのエコシステム
SoCの場合のメモリコントローラの配置

●2.5Dソリューションで立ち上げるWide I/O系メモリ

　また、Wide I/Oの実装では中間解として、2.5Dが支持を得ている。TSVによってロジックチップにDRAMを3Dスタックするのではなく、TSVを使ったシリコンインタポーザを介してロジックチップとDRAMを接続する方法だ。この方法なら、ロジックチップ側にはTSVの穴を開けなくて済むため、CPUやGPUのメーカーが適用しやすい。

Wide I/Oの実装
シリコンインタポーザ手法による実装
シリコンインタポーザの実装

　シリコンインタポーザは、上の図のようにTSVによるViaが開けられ配線されたシリコンチップだ。インタポーザ上に、CPUやGPUなどのロジックチップとDRAMチップを載せる。どちらも、インタポーザとはマイクロバンプで接続する。DRAMをスタックする場合はTSVでスタックする。インタポーザ自体は通常のバンプでPCBに接続する。下のGreenberg氏のチャートに示されているように、インタポーザを使った場合も、TSVの利点の多くを享受できる。

インタポーザによる利点

　Wide I/Oでは、高速化版のWide I/O 2がすぐ後に続いている。Wide I/O 2のスペックは現在議論が行われており、当初はWide I/Oの2倍の266Mtpsの転送レートで34.1GB/secのメモリ帯域を目指していたが、現在は4倍速で68.3GB/secの帯域を視野に入れていると言う。Wide I/O系とLPDDR系を組み合わせたメモリの将来図は下のようになる。

Wide I/O系とLPDDR系の将来

●サンプルチップの開発に向かうHBM

　Memconのセッションで、Greenberg氏はWide I/Oと類似の技術を使った、ハイパフォーマンス向け広帯域メモリ技術HBM(High Bandwidth Memory)についても説明を行った。下は現在のワイドインターフェイスメモリ技術のロードマップだ。これは、5月のJEDECのカンファレンスでGreenberg氏が使ったスライドとほぼ同じだ。下の2つがモバイル用Wide I/O、上の2つがグラフィックス&ハイパフォーマンスコンピュータ用のHBMだ。

ワイドインターフェイスメモリ技術のロードマップ
非モバイル分野ではHBMを利用

　HBMには1Tbps(136GB/sec)クラスと2Tbps(273GB/sec)クラスの2つのスペックがある。まだ仕様は議論中で、決まっていないという。例えば、図中では1TbpsのHBMは512-bitインターフェイスで2,133Mtpsの転送レートと一応なっているが、メモリ業界関係者によると、現在の議論では1,024-bitインターフェイスにする方向へ傾きつつあるという。これは、2Tbps HBMでは1,024-bitが必要と見られているためで、親和性を持たせるため両規格を1,024-bitに統一しようという動きがあるという。

　HBMはTSVインタポーザによる2.5Dスタッキングにフォーカスして策定されつつあるという。TSVによる3Dスタッキングも可能だが、パフォーマンスプロセッサになると熱量が多いため、DRAMの3Dスタックは難しいだろうと見られているという。HBMはGDDR5を置き換えるが、市場は従来のGDDR系メモリの領域よりずっと広くなると期待されている。グラフィックスの場合は、GPUに4個のHBMをTSVインタポーザに載せれば、1TB/secクラスの超広帯域メモリを実現できる。

　HBMは公式アナウンスがされていないにも関わらず業界の動きは活発だ。メモリ業界関係者によると、少なくとも1社が来年(2013年)にサンプルを出すという。もっとも、これは量産前のサンプルではなく、規格の策定に当たって実証を行なうためのシリコンだ。そのまま製品に直結するわけではない。しかし、HBMへと急速に向かっていることは確かだ。