イベントレポート
【MemCon 2013レポート】Samsungが考える次世代のメモリアーキテクチャ
（2013/8/12 08:36）
- 会期：2013年8月6日(現地時間)
- 会場：米国カリフォルニア州サンタクララ
- Santa Clara Convention Center
半導体メモリの技術と製品に関するイベント(講演会兼展示会)「MemCon(メムコン)」が2013年8月6日(現地時間)に米国カリフォルニア州サンタクララで開催された。
「メモリ・コンファレンス」を略した「MemCon(メムコン)」は、10年を超える歴史を有するイベントであり、半導体メモリ業界では数少ない専門イベントでもある。米国シリコンバレー発のイベントなのだが、最盛期には米国のほか、中国(上海)と日本(東京)でも開催されるという大規模なイベントとなった。例えば2006年には米国のシリコンバレー(3日間開催)とオースチン(1日間開催)、日本の東京(2日間開催)、中国の上海(1日間開催)でMemConが開催されている。
MemConの主催者は米国の民間企業Denali Software。同社は、メモリコントローラなどの回路ブロック(半導体IP)を半導体メーカーにライセンス供与する企業(「IPベンダー」と呼ばれる)である。当然ながら、あらゆるメモリ技術に強い。そして面白いことに、メモリ市場のアナリストまでを雇用していた。このDenali Softwareがプロモーションとメモリ業界の発展を目的に創設したのが、MemConの始まりである。
2006年～2007年に最盛期を迎えたMemConだが、2008年～2009年のDRAM価格暴落と景気後退によって開催規模を大幅に縮小させていく。2008年と2009年は、開催地はシリコンバレーだけとなった。
そして2010年5月には、半導体回路設計ツールの大手ベンダーである米国のCadence Design SystemsがDenali Softwareを買収する。2010年のMemconは会期を1日に短くした縮小版で開催された。前年まではシリコンバレーで3日間開催だったので、かなり寂しくなった。
翌年(2011年)はさらにひどかった。Denaliによる単独のイベントとしてのMemconがなくなり、親会社(Cadence)の顧客向け定例イベントに組み込まれてしまったのである。
ただ、さすがに回路設計ツールとメモリ技術では顧客層がずれており、2011年のイベントにおける顧客の評価は芳しくなかったようだ。そのせいか、次の2012年にはCadenceの主催によってMemConが復活し、単独で開催された。会期は1日間と短いものの、MemConの復活を喜ぶ声は少なくなかった。
前年の評価が高かったことから、今年(2013年)はMemConを東京とシリコンバレーで開催することにCadenceは決定した。一時は途絶えるかと思われた半導体メモリ業界のイベントが徐々に復活しつつあることを歓迎する声は少なくない。シリコンバレーの会場でも、MemConの復活を喜ぶ声が来場者からいくつか聞かれた。
帯域幅と記憶容量がメモリへの二大要求
MemCon 2013は午前が基調講演トラック、午後が技術講演トラックとなっていた。基調講演は3件あり、Cadence Design Systems、Micron Technology、Samsung Semiconductorの順番で講演が実施された。その中ではSamsungの基調講演が非常に興味深かったので、本レポートではその概要をご紹介したい。
「New Directions in Memory Architecture」と題して講演したのは、米Samsung SemiconductorのMemory System Architecture Labでシニアバイスプレジデントを務めるBob Brennan氏である。Brennan氏は2013年4月にSamsungに入社する以前は、1991年5月から2013年4月までIntelに勤めていた。
講演タイトルにもあるように、Brennan氏はコンピュータにおけるメモリアーキテクチャの新しい方向性を議論した。始めに、コンピューティングデバイスの主力がPCから、モバイル(スマートフォンとメディアタブレット)に移行しつつある状況を出荷台数の予測から示した。2016年における出荷台数の予測値はPCが3億2,000万台、メディアタブレットが4億2,000万台、スマートフォンが16億台である。
続いてメモリシステムに対する要求を説明した。メモリシステムに対する二大要求は帯域幅(データ転送速度)と記憶容量である。スマートフォンやメディアタブレットなどのモバイル向けと、クラウドの普及によるサーバー向けの両方のメモリシステムで、帯域幅の拡大と記憶容量の増大が今後も要求され続けるとした。
これらの要求に応える半導体メモリは、DRAMと不揮発性メモリ(現在はNANDフラッシュメモリ)である。ただし、いずれの半導体メモリも、性能のトレードオフがあり、技術開発なしには全体性能の向上は難しい。DRAMでは帯域幅と記憶容量、遅延時間、消費電力がトレードオフの関係にある。NANDフラッシュメモリでは入出力速度(IOPS)と記憶容量、書き換え寿命、消費電力がトレードオフの関係にある。Brennan氏はこれらのトレードオフを、正三角形の組み合わせで表現していた。
DRAMの開発方向を帯域と容量に分ける
DRAMについて見ると、これまでのような帯域幅(データ転送速度)の増強は今後、きわめて難しくなる。DDR4タイプまではなんとかなりそうだが、その次は確実ではない。過去の延長ではない、新しい技術による解決手段が必要とされている。
DRAMでは記憶容量の増加も困難になりつつある。記憶密度の向上(シリコン面積当たりのメモリセル数の向上)を牽引してきた微細化が、これまでのようには進められなくなっているからだ。何らかの技術革新(ブレークスルー)が必要だという。
帯域幅を劇的に改善する技術として挙がっていたのは、入出力(I/O)数を大幅に拡大する「ワイドアイオー(Wide IO)」と呼ばれる手法である。モバイル向けには512本、サーバー向けには1,024本といった極めて多くのI/Oを備えたDRAMが考案され、開発されつつある。従来のDRAM技術によるI/O数は16本あるいは32本程度なので、Wide IOでは16倍～64倍ものI/O数を有する。このため、ピン当たりの入出力速度を半分に下げても、従来の8倍以上の帯域幅が期待できる。
こういった帯域幅重視のメモリ技術の弱点は、記憶容量を拡大しにくいことだ。そこでDRAMの階層を2つに分け、CPUに近い階層を帯域幅の高いDRAM、CPUから遠い階層を記憶容量の大きなDRAMとするアイデアをBrennan氏は披露していた。またDRAMの階層化は、メモリアーキテクチャの進化における第1段階だと位置付けていた。
NANDフラッシュの限界を制御技術と3次元化で突破
ここからBrenann氏は、話題をNANDフラッシュメモリに転じた。NANDフラッシュメモリでも、微細化と大容量化が困難になりつつある。同時に、書き換え寿命が短くなっている。このため、メモリコントローラによってインテリジェントな制御を実施して書き換え寿命を維持しつつ、高速性(高い入出力速度)を維持する。また大容量化には3次元化したメモリセル(3D Scaling)が有効だとした(注:Samsungは現地時間で前日の8月5日に3D ScalingによるNANDフラッシュメモリの生産開始を発表している。
そしてHDDを主体とするストレージが、速度重視のNANDフラッシュメモリと容量重視のHDDの2階層に分かれるとの見通し(第2段階)を示した。この見通しそのものは、一部のサーバーやPCなどではすでに現実のものとなっている。ストレージへのNANDフラッシュの浸透がさらに進むということだろう。
DRAMとNANDフラッシュの間を埋めるスピン注入メモリ
ところで、帯域幅と遅延時間をそれぞれ横軸と縦軸として各種のメモリ技術をマッピングすると、DRAM技術とNANDフラッシュメモリ技術の間に大きな性能ギャップが存在する。メモリシステムを構築するときに、このような大きな性能ギャップはメモリシステム全体の性能を制限する。あまり好ましくはない。
このギャップを別のメモリ技術で埋めることができれば、メモリシステム全体の性能が高まる。その候補となるのが、スピン注入メモリ(STT-MRAM)技術である。STT-MRAM技術は、NANDフラッシュメモリよりもはるかに高速な不揮発性メモリを実現可能な技術として期待されている。DRAM技術に比べるとSTT-MRAM技術は待機時消費電力とデータ保持性能(DRAMは揮発性メモリ)で優れる。ただしDRAM技術が数十年の量産実績を誇る生産技術であるのに対し、STT-MRAM技術は研究開発段階にあるために生産技術としては完成されていない。
今後の研究開発によってSTT-MRAM技術のような、DRAMとNANDフラッシュメモリの性能差を埋めるメモリが登場すると、メモリアーキテクチャがさらに進化する可能性がある。第2段階では、帯域幅が高い側から、メモリ(およびストレージ)技術は「広帯域DRAM」、「大容量DRAM」、「NANDフラッシュメモリ(インテリジェントなコントローラとの組み合わせ)」、「HDD」となっていた。これが新メモリの導入によって第3段階へと進化する。このときのメモリ階層は帯域幅が高い側から、「広帯域DRAM」、「新メモリ」、「NANDフラッシュメモリ(インテリジェントなコントローラとの組み合わせ)」となる。
ここからは、筆者の個人的な見解になる。上記のメモリアーキテクチャ予測、特に第3段階のアーキテクチャは、メモリシステムの総合性能を高めるという観点から想定されたものだ。製造コストの問題はとりあえず脇に置いておく、という議論になっている。しかし実際には、製造コストは極めて大きな問題としてのしかかる。STT-MRAMが広帯域DRAMとNANDフラッシュメモリの間に割って入るには、現在のDRAMに近い大きな記憶容量と、DRAM以下のビットコストを実現する必要があるだろう。
大容量化とコスト削減はSTT-MRAMの開発にとって難題だが、Samsungは最大手の半導体メモリメーカーなので、STT-MRAMを無視するわけにはいかない。それどころか、韓国Samsungの研究開発チームのほかに、米国のSTT-MRAMベンチャー企業Grandisを2011年に買収するなど、積極的に開発を手掛けているように見える。最近では、全世界の大学にSTT-MRAMの要素技術開発を委託するプログラム「SGMI(Samsung Global MRAM Innovation)プログラム」を立ち上げつつある。SGMIプログラムによる委託研究は現在募集中であり、研究そのものは2014年に始まる計画である。