トライ・ゲート・トランジスタ

9月19日発表

　インテル株式会社は19日、プレス向け説明会を開催し、新しい3次元構造のトランジスタ「トライ・ゲート・トランジスタ」を発表した。

　「トライ・ゲート・トランジスタ」は、立方体構造のトランジスタで、従来のプレーナ(2次元)型トランジスタの表面にあたる上部の水平面とその両側に垂直壁面を備え、これらに沿って電気信号を通すことができる。電気信号が通る領域が3倍に拡大されることで、ナノ領域での動作効率が向上するのに加え、同じゲート・サイズのプレーナ(2次元)型と比較して20%多くの電流を流すことができるという。

ジェラルド・マーシック氏

　説明会では、インテル株式会社 取締役 開発・製造技術本部長の城浩二氏が、米国オレゴン州のIntelのナノテクノロジ研究施設について説明。その後、Intel 技術・製造本部 ロジック技術開発部門 コンポーネント・リサーチ ディレクタのジェラルド・マーシック氏が、同技術について解説した。

　マーシック氏は、まず、「トライ・ゲート・トランジスタ」を2010年以降にわたりムーアの法則を維持できる「トランジスタ研究のブレークスルー」と位置づけた。

プレーナ型トランジスタの微細化を促進	ブレーナ型でも、ムーアの法則は2009年まで維持。トライ・ゲート・トランジスタはこのロードマップ以降にムーアの法則を維持していくために期待される技術	プレーナ型トランジスタの課題はリーク電流

トライ・ゲート・トランジスタの構造

　Intelでは、プレーナ型トランジスタの微細化を推進しており、ロードマップどおりに行けば、2009年にはゲート長15nm、32nmノードまで微細化が可能になるという。しかし、プレーナ型のまま微細化を続けるとリーク電流が高くなり、無駄な電力消費や駆動電圧の向上などの弊害が起きる。同社が2001年11月に発表した、「テラ・ヘルツ・トランジスタ」は、高誘電率ゲート絶縁膜(High-k)やレイズド・ソース・ドレイン構造の採用により、オフ・リーク電流を低減するというアプローチだったが、微細化を進めるとナノ級の微細なシリコン層の厚み制御が必要となるなど、製造上の課題もあった。

　「トライ・ゲート・トランジスタ」は、テラヘルツ・トランジスタのアーキテクチャ拡張と位置づけられており、完全空乏型シリコン層の上に、上部の水平面と両側に垂直壁面を備え、電気信号が通る領域を3倍に拡大する。今回開発したのは、ゲート長60nmのトライ・ゲート完全空乏型CMOSで、消費電力を大幅に下げながら、トランジスタのオン/オフ速度の向上が行なえるほか、一般的な露光技術が利用でき、SOIの厚さ制御が十分可能となるなど、製造面での問題も解決できるという。

トライ・ゲート・トランジスタの解説	半導体業界は非プレーナ型へ移行している	トライ・ゲート・トランジスタの概要

　マーシック氏は、「半導体業界の動向もこうした非プレーナ型へ移行している」と状況を解説した後、他社が発表しているダブルゲート構造などについても言及し、「ダブルゲートFinFETでは、フィンの幅をゲート長よりも短くしなければならないため、製造上の困難が伴う。トライ・ゲートでは、ゲート長とフィンの幅/高さが共通なため、製造が容易になる」など、トライゲート構造のメリットを解説した。

トライゲート(右)と、ダブルゲートFinFET(右)の比較

□Intelのホームページ(英文)
http://www.intel.com/
□ニュースリリース(英文)
http://www.intel.com/pressroom/archive/releases/20020912corp.htm
□関連記事
【2001年】Intelがテラヘルツ・トランジスタ技術を発表
～ムーアの法則は2007年まで有効?
http://pc.watch.impress.co.jp/docs/article/20011127/intel.htm

(2002年9月19日)

[Reported by usuda@impress.co.jp]