半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM 2011」が2日目(12月6日)の講演セッションを完了させた。この日は午前に、NANDフラッシュメモリの限界を超える重要な技術成果が公表された。NANDフラッシュメモリ大手のHynix Semiconductorが、次世代の製造技術である1Xnm技術(Xは5前後の数字)でNANDフラッシュメモリのメモリセルを試作してみせたのだ(Joowon Hwangほか、講演番号9.1)。

　同じ6日には、興味深いできごとがIEDMの場外で起こった。NANDフラッシュメモリ大手のIntelとMicron Technologyの共同開発チームが、128Gbitと大容量のNANDフラッシュメモリを2012年1月にサンプル出荷すると報道機関向けに発表したのだ。IEDMの講演プログラム(講演タイトルと概要)は2011年10月に公表されており、IntelとMicronは、12月6日にIEDMでHynixがどのような技術成果を発表するのかは、あらかじめわかっていたはずである。IntelとMicronが発表のタイミングをわざと合わせてきたと思われても、仕方のない状況だ。

　これまでNANDフラッシュメモリの製品でシリコンダイ当たりの最大容量(注:2bit/セル技術のMLC品)は64Gbit(8GB)だった。MLC品で128Gbit(16GB)というのは過去最大の記憶容量となる。ただし注意すべきなのは、製造技術が20nmであることだ。IntelとMicronが2011年4月に製品発表した20nm技術の64Gbit NANDフラッシュメモリのシリコンダイ面積は約118平方mmである。またその前年の2010年2月に両社が製品発表した25nm技術の64Gbit NANDフラッシュメモリのシリコンダイ面積は167平方mmだった。

　NANDフラッシュメモリのシリコンダイ面積は、2年前の2009年には130～170平方mmが製品の妥当なサイズだと言われていた。しかし現在では、もっと小さなダイサイズが製品として適切だとされている。記憶容量当たりの単価が時間の経過とともに下がっているからだ。1枚のシリコンウェハから収集できるシリコンダイの数を増やすことが、記憶容量当たりの単価を下げるための最も重要な手段である。

　64Gbitのシリコンダイ面積が167平方mmから118平方mmに減ることは、製造コストが大幅に下がることを意味する。記憶容量を変えずに製造技術を微細化するとともに、製造工程やチップレイアウトを見直してダイを小さくし、製造コストを減らせる。

　しかし、微細化せずに記憶容量を2倍に増やすと、シリコンダイ面積が大幅に拡大してしまう。IntelとMicronは128Gbitシリコンダイの面積を公表していない。そこで面積の推定を試みる。仮にシリコンダイに占めるメモリセルアレイの割合を70%とすると、記憶容量を2倍にするとシリコンダイ面積は1.7倍に拡大する。これを118平方mmのダイに当てはめると、200平方mmになる。200平方mmというのは、NANDフラッシュメモリの製品としては、やや大きすぎるように思える。もちろん、128Gbitのシリコンダイを64Gbitの1.7倍以上(理想的には2倍)の価格で販売すれば、利益は出る。ただし利益を出し続けるには、現在のNANDフラッシュメモリ市場が価格差を許容し続けることが前提になる。それは相当に困難なことだろう。

　最も無理の少ない手段は、微細化と大容量化を同時に進めることである。例えば微細加工の寸法を0.7倍にすると、記憶容量を2倍にしても原理的にはシリコンダイ面積は変わらない。面積は加工寸法の2乗に比例するので、0.7倍の加工寸法は面積を半分にすることに等しい。だから、記憶容量を2倍にしてもシリコンダイ面積は元に戻るだけで、製造コストは変わらないままで済む。

　例えば20nmの製造技術で118平方mmの64Gbitダイを15nmの製造技術に変更すると、ダイ面積は0.56倍で66平方mmになる。この技術で記憶容量を2倍、すなわち128Gbitにすることでダイ面積を2倍に拡大すると132平方mmで済む。20nm技術では200平方mmだったのが15nm技術では132平方mmと大幅に減る。微細化の威力がいかに凄いかが良くわかる。

　しかし実際の製品開発では、微細化に伴うさまざまな課題を解決することが求められる。最も基本的な問題は、隣り合うメモリセルが電気的に干渉することだ。隣のメモリセルとの距離は微細化によって短くなるので、加工寸法を小さくすればするほど、原理的には電気的な干渉がひどくなる。

　そして20nm世代と1X世代ではもう1つ、加工技術そのものが限界にきているという問題がある。ここで加工技術とは、微細なパターンを形成する技術(リソグラフィ技術)を意味する。ArFエキシマレーザーと液体浸漬を併用したリソグラフィ技術が現在の最先端なのだが、これにダブルパターニング技術(露光を2回繰り返す技術)を併用しても、15nmクラスの加工は困難だとされている。リソグラフィ技術の進化に頼れないのは、半導体デバイスの開発では非常に大きなブレーキである。

　Hynix Semiconductorが開発した1Xnmの微細加工によるNANDフラッシュメモリ技術の凄いところは、リソグラフィの進化に頼らずに1Xnmの微細加工を実現したことだ。「ブレークスルー」の名称にふさわしいクラスの技術成果といえる。

　Hynixが開発した技術は、側壁(スペーサ)をマスクに利用して微細加工を繰り返し、リソグラフィの解像限界を超える微細なパターンを得るというもの。ここで言う側壁とは、垂直な壁に沿って形成された薄い膜を指す。側壁の膜厚は、堆積する膜の厚みとエッチングの進行度で制御できるので、きわめて精緻に制御できる。この技術によって1Xnmと極めて短い加工を実現した。

　微細化によってメモリセル同士を近付けるとともに、隣接するメモリセル同士の干渉を抑える手段も新たに開発した。浮遊ゲートの形状を変えたり、エアギャップを改良したりといった工夫である。これらの技術改良によって1Xnm世代のNANDフラッシュメモリセルを製造し、データを書き込んでみた。1個のセルに2bitを記録する方式(MLC方式)で十分なマージンを持って記録できることを確認している。

NANDフラッシュのメモリセルを縮小するときの課題と解決策	側壁(スペーサ)をマスク利用して加工寸法を段々と微細にしていく	1個のセルに2bitを記録したとき(MLC)のしきい電圧のばらつき

　NANDフラッシュメモリは数年前、30nmが限界だとされていた。しかし限界は訪れず、大手各社はいずれも25nmクラスの加工技術で量産を始めた。そして最近では、20nm前後が限界だと言われるようになった。今回、20nmの限界が突破されたことで、NANDフラッシュメモリは新たな段階を迎えた。限界を見るためには、まだしばらくは待たなければならない。