東芝-SanDisk連合の超高密度3D NANDフラッシュメモリ技術

　大手NANDフラッシュメモリ・ベンダーによる、3D NANDフラッシュメモリの発表が相次いでいる。2015年2月の国際学会(ISSCC)で、フラッシュメモリ最大手ベンダーである韓国のSamsung ElectronicsがTLC(3bit/セル)方式による128Gbit 3D NANDフラッシュメモリの開発を発表した。

　そして3月25日(米国時間)と26日(日本時間)には、東芝と米国SanDiskの企業連合(東芝-SanDisk連合)と、米国Intelと米国Micron Technologyの企業連合(Intel-Micron連合)がそれぞれ、3D NANDフラッシュメモリのサンプル出荷を始めたと相次いで発表した。2つの企業連合が商業生産を始めたことにより、3D NANDフラッシュはSamsungによる1社供給から、複数の企業による本格的な量産競争へと移行しつつある。

大手NANDフラッシュメモリ・ベンダー各社による3D NANDフラッシュメモリの開発成果。ベンダー各社の公表数値をまとめたもの。なお韓国SK Hynixはシリコンダイの開発成果を公表していない(展示会でのウェハ展示を除く)

3D NAND技術のメモリセルアレイ構造

　NANDフラッシュメモリ技術の特徴に、「セルストリング」の存在がある。32個あるいは64個といった数多くのMOSトランジスタ(セルトランジスタ)が縦方向に接続された、連なりを指す。セルストリングでは隣り合うトランジスタがソースとドレインを共用するので、実効的なメモリセル面積が小さくなる。この小ささが、NANDフラッシュメモリの極めて高い記憶密度を実現している。

　従来のNANDフラッシュメモリ(プレーナ技術)では、セルストリングを形成するトランジスタはシリコンウェハの表面と平行な方向に連なりを形成していた。トランジスタはプレーナ型と呼ばれる、従来技術の延長にあるトランジスタである。

　3D NAND技術は、このプレーナ技術とは何が違うのだろうか。3D NANDでは、ウェハ表面と垂直な方向にストリングスが存在する、あるいはトランジスタが連なる、と説明される。これだけでは分かりにくい時は、以下のように考えてみよう。まずはプレーナ技術から出発する。左右に伸びたトランジスタの連なりを考える。トランジスタは64個としよう。64個のトランジスタ列を中央で分割し、中央部にゴムのような接続部品(想像上の部品で実際にはこのような部品は存在しない)を取り付ける。続いてゴムを中心に、左右のトランジスタ列を折りたたむ。この時、トランジスタが外側、ウェハが内側に来るようにする。32個のトランジスタによるストリングの板が2枚、ゴムを挟んで折りたたまれた状態となる。

　次に、ゴムの部分を下にしてストリングの板を垂直に立てる。何に対して垂直かというと、シリコンウェハ表面に対して垂直である。すると、ゴムの部分だけのシリコン面積で、64個のセルトランジスタが存在するようになる。すなわち、これまで64個のトランジスタが占有していたシリコン面積よりも、はるかに小さなシリコン面積に、64個のトランジスタを詰め込めたことになる。これが3D NAND技術である。この場合、1枚の板に32個のトランジスタが存在しているので、32層のメモリセルアレイが高層ビルのように積み重なる。

　ここで忘れてはいけないのが、各層を電気的に接続する必要があることだ。従ってメモリセルアレイの各層は端部で階段状になり、階段の各段でコンタクトホールによって電気的な接続を形成する。

プレーナNAND技術から3D NAND技術へ。左上はプレーナNAND技術のセルストリング。このストリングを中央で分割して折りたたむ。折りたたんだ2枚の板状のストリングを垂直に立てる。すると極めて狭いシリコン面積に、数多くのセルを集積可能になる。出典:Applied Materials

プレーナNAND技術から3D NAND技術へ(続き)。3D NAND技術では、2枚の板状の垂直なストリングを並べていくことでメモリセルアレイの積層構造を形成する。メモリセルアレイ層の端部は階段状になり、階段の各段でコンタクトホールを通じて電気的に接続する。出典:Applied Materials

メモリセル面積を従来技術の9分の1と劇的に縮小

　3D NAND技術による初めての本格的な大容量メモリチップを試作し、その技術概要を国際学会で公表したのが、東芝である。2009年6月に京都で開催された国際学会「VLSI Symposium」で32Gbitの3D NANDチップの試作結果を発表した。2009年当時の32Gbitは、NANDフラッシュメモリとしては最大の記憶容量である。3D NAND技術がもたらした絶大な効果(超高密度記憶)に、発表会場は震撼した。

　絶大な効果(超高密度記憶)とは、設計ルールが60nmと比較的緩かったにも関わらず、メモリセル面積は、設計ルールを20nmと3分の1に微細化したのと同じくらいに小さかったことだ。設計ルールが3分の1とは、面積では9分の1という意味である。さらに、リソグラフィ技術のコストが下がる。20nmの設計ルールでは、ダブルパターニング技術を導入する必要がある。しかし60nmの設計ルールであれば、ダブルパターニングは不要である。

東芝が2009年6月に国際学会「VLSI Symposium」で発表した32Gbit 3D NANDフラッシュメモリ技術。メモリセルアレイの構造図と対応する回路図

　ただし、成膜技術とエッチング技術のコストは大幅に上昇する。成膜技術では、極めて高い精度で薄膜の厚さを制御しなければならない。エッチング技術では、非常に高いアスペクト比の孔(深くて細長い孔)を膨大な数で均一に作成する必要がある。いずれも、プレーナ型のNANDフラッシュメモリとは比較にならないくらいに、技術的な難度が高い。

成膜技術とエッチング技術におけるプレーナ技術と3D NAND技術の違い。出典:Applied Materials

記憶容量は保守的だが3DNAND技術は革新的

　東芝-SanDisk連合が3月26日(日本時間)に報道機関向けのリリースで発表した内容をまとめると以下の通りになる。

(1)3D NAND技術(BiCS技術あるいはBiCS2技術)による128Gbit NANDフラッシュメモリのサンプル出荷を本日、開始した
(2)開発したフラッシュメモリはMLC(2bit/セル)の多値記憶を採用している
(3)BiCS技術によるメモリセルアレイの層数は48層で、技術は「第2世代」の3D NAND技術である
(4)2015年後半に三重県の四日市工場でパイロット生産を開始する
(5)2016年に商業生産を開始する

　まずは(1)の内容を再読してみよう。記憶容量の128Gbitは東芝-SanDisk連合が15nmのプレーナ技術(1Znm技術)で商品化している記憶容量であり、3D NANDチップの記憶容量が128Gbitというのは、3D NAND技術の長所を活かしていないように見える。あるいは、初めてのパイロット生産品なので、慎重を期しているのかもしれない。何らかのトラブルが発生して顧客への納品が期日までには不可能となった場合、既存のプレーナ型128Gbitチップで代用できるからだ。

　実現技術は東芝は「BiCS技術」、SanDiskは「BiCS2技術」と呼称しており、微妙に違いがある。東芝は2007年にBiCS(Bit Cost Scalable)技術を発表した後、その改良版である「P-BiCS技術」を2009年に発表している。その後、東芝は「P-BiCS技術」を含める形で「BiCS技術」と総称してきた。SanDiskが「BiCS2技術」と呼称しているのは、「P-BiCS技術」を意味している可能性はある。今回パイロット生産を始める3D NANDチップの技術は、ほぼ間違いなく「P-BiCS技術」であるからだ。

「P-BiCS技術」の構造図。「P」は「Pipe(パイプ)」の略で、2本のセルストリングスを1本のパイプ状の構造で接続していることに由来している。東芝が2009年6月に国際学会「VLSI Symposium」で発表した論文から引用した

　続いて(2)のMLC(2bit/セル)は、シリコンダイが物理的には記憶容量64Gbitのメモリであることを意味する。リリースではTLC(3bit/セル)のチップに言及していない。ただしSanDiskは公表済みの開発ロードマップでTLCの3D NAND開発を明言しているので、同じシリコンダイとは限らないが、TLCの3D NANDチップを近い将来に開発することは確実だろう。

「48層」と「第2世代」の意味

　注目すべきは(3)の「48層」と「第2世代」である。まず48層というのは、3D NAND技術を開発しているNANDフラッシュメモリ大手の中では、飛び抜けて層数が多い。つまり技術的な難度が高い。一方で競合他社をしのぐ高密度化、あるいは大容量化を実現できる。競合他社の層数は最大で32層なので、層数だけで見ると東芝-SanDisk連合には1.5倍のアドバンテージがある。具体的には、32層で256Gbitのシリコンとほぼ同じ面積で384Gbit(48GB)の記憶容量を実現でき、32層で384Gbitのシリコンとほぼ同じ面積で576Gbit(72GB)の記憶容量を実現できる。

　技術的な難度は高いものの、一足飛びに48層に挑んでいるわけではない。2009年に東芝が発表した32Gbitチップでは、16層のP-BiCS技術とMLC技術を採用していた。2012年にはSanDiskが、24層のP-BiCS技術とMLC技術の開発が進んでいることを公表した。

東芝が2009年6月に国際学会「VLSI Symposium」で発表した32Gbit 3D NANDフラッシュメモリ技術。試作チップの断面(ストリング部分)を顕微鏡で観察した画像

SanDiskが2012年2月に公表した24層、MLC方式の3D NAND技術。セルストリングスの断面観察像と、MLC方式によるしきい電圧のばらつきを示した

　そして「第2世代」からは、2通りの解釈が成り立つ。1つは「BiCS技術」の世代である。東芝-SanDisk連合はBiCS技術を第1世代から、第3世代まで区分けしている。第1世代は研究開発用技術であり、製造歩留まりを高めるためのプラットフォームとなる。第2世代は本格的な開発に供するBiCS技術で、既出の(4)に出てくる「2015年後半からのパイロット生産」を担う。第3世代は2016年に始まる商業生産を担うBiCS技術である。MLC技術のチップとTLC技術のチップを実現する。

「BiCS技術」の第1世代～第3世代。SanDiskが2014年5月に公表した資料から引用した

「BiCS技術」の第1世代～第3世代と、記憶密度の向上。図中に登場する競合他社とは韓国Samsung Electronicsのことだと思われる。SanDiskが2013年8月に公表した資料から引用した

　もう1つの「第2世代」はBiCS技術に限らず、3D NANDのセルアレイ製造技術に関する世代を指す。3D NANDの製造工程は、リソグラフィ工程に優しく、成膜工程とエッチング工程に厳しい。成膜工程とエッチング工程を担う製造装置の大手ベンダーである米国のApplied Materialsは、24層～32層の3D NANDを「第1世代」、48層以上の3D NANDを「第2世代」と呼称して区分けしている。第1世代でも相当に難しい成膜とエッチングは、第2世代ではさらに難しくなる。

3D NANDの製造でキーとなる成膜工程。Applied Materialsが2014年7月に公表した資料から引用した

第1世代(24層～32層)の成膜工程における課題と、第2世代(48層以上)における成膜工程の課題。Applied Materialsが2014年7月に公表した資料から引用した

3D NANDの製造でキーとなるエッチング工程。Applied Materialsが2014年7月に公表した資料から抜粋した

第1世代(24層～32層)のエッチング工程における課題と、第2世代(48層以上)におけるエッチング工程の課題。Applied Materialsが2014年7月に公表した資料から引用した

第2世代(48層以上)の3D NAND製造におけるキー技術である、選択除去技術。Applied Materialsが2014年7月に公表した資料から引用した

開発拠点と生産拠点は一貫して四日市工場

　リリースの「(4)2015年後半に三重県の四日市工場でパイロット生産を開始する」は、すでに説明したようにBiCS第2世代の技術によるチップの生産を意味する。四日市工場は東芝-SanDisk連合の一大生産拠点である。第5工場の第1ライン(F5P1)が3D NANDの開発を担ってきた。第5工場の第2ライン(F5P2)がパイロット生産と初期の量産を担う。

　そして「(5)2016年に商業生産を開始する」である。当初は第5工場の第2ライン(F5P2)で始まり、本格的な量産は「新・第2工場」で進める。「新・第2工場」は旧第2工場を解体して新設する工場であり、2015年の夏に竣工する。この工場は、3D NANDフラッシュメモリの専用工場となる予定だ。

三重県の四日市工場と3D NANDの開発における役割分担。SanDiskが2014年5月に公表した資料から引用

　東芝-SanDisk連合による開発の進め方は、NANDフラッシュメモリ大手の中では最も保守的である。3D NAND技術への切り換えは最も遅く、プレーナ技術での微細化をギリギリまで突き詰めてきた。15nmのプレーナ技術による128GbitのNANDフラッシュメモリと64GbitのNANDフラッシュメモリを量産しているのは、東芝-SanDisk連合だけだ。当然ながらこれらのシリコンダイは小さい。3D NAND技術によるシリコンダイは、さらに小さくしないと意味がないので、必然的にメモリセルアレイの層数は多くなる。その結果が、48層という飛び抜けた層数になったようにも見える。

　128Gbit(16GB)のMLCチップは、48層の3D NAND技術にとっては始まりにすぎない。少なくとも576Gbit(72GB)のTLCチップまでは、東芝-SanDisk連合の射程距離に入っている。そのように感じる。