Samsung、第2世代の128Gbit 3D NANDフラッシュの技術概要を公表

3D NAND技術(Samsung Electronicsは「V-NAND」技術と呼称)による128Gbit NANDフラッシュメモリ。左が第2世代品、右が第1世代品のシリコンダイ写真

　韓国のSamsung Electronicsは、第2世代の128Gbit 3D NANDフラッシュメモリを開発し、最先端半導体の国際会議「ISSCC 2015」でその技術概要を発表した(講演番号7.2)。シリコンダイ面積は68.9平方mmで、128Gbitの超大容量フラッシュメモリとしては過去最小のシリコンダイを実現した。

　Samsung Electronics(以下はSamsungと表記)は前年のISSCC 2014で、世界初の3D NANDフラッシュメモリである、第1世代の128Gbit 3D NANDフラッシュメモリを発表済みである。第1世代のシリコンダイ面積は133平方mmであり、第2世代ではシリコンダイ面積を約半分(51.8%)に縮小したことになる。

　シリコンダイ面積を約2分の1に縮小できた理由は主に2つある。1つは、メモリセルの記憶方式を第1世代のMLC(2bit/セル)方式から、第2世代ではTLC(3bit/セル)方式と1.5倍に密度を高めたこと。もう1つは、メモリセルの積層数を第1世代の24層から、第2世代では32層と1.5倍に増やしたことである。単純計算では、メモリセルアレイの記憶密度は2.25倍に増えたことになる。

128Gbit NANDフラッシュメモリの概要。左上が第2世代品(Samsungは「V2」と呼称)、右下が第1世代品(Samsungは「V1」と呼称)

プログラムの時間と電力が大幅に減少

　3D NAND技術(Samsungは「V-NAND」技術と呼称)は、メモリセルを縦方向に積層することで、シリコンダイ面積当たりの記憶密度を大きく高める技術である。縦に積む層数を増やすことで、原理的にはシリコンダイ面積当たりの記憶密度をいくらでも高められる。NANDフラッシュメモリの大手メーカーで3D NAND技術の商用化に最も熱心なのがSamsungである。2013年8月に、第1世代の3D NAND技術による128Gbitチップの開発を業界のイベント「Flash Memory Summit(FMS)」で発表した。翌年8月のFMSでは、TLC方式の128Gbitチップの開発を発表。ISSCC 2015では、このチップの技術概要を公表した。

　128Gbitと大容量のNANDフラッシュメモリを想定したとき、従来技術(プレーナ技術あるいは2D NAND技術)によるTLC方式のNANDフラッシュと3D NANDフラッシュが性能面で最も大きく違うのは、プログラム(書き込み)性能だろう。プレーナ技術によるTLC方式のNANDフラッシュメモリでは、メモリセルが微細かつ高密度に集積されている。メモリセルが蓄積する電荷の量が十分ではない。さらに、隣接するメモリセル間の電気的な結合が無視できない(干渉が起こる)。書き込みをきわめて精密に制御する必要がある。このため、3bitのプログラムを2段階あるいは3段階に分けて比較的ゆっくりと実施していた。

　これに対し、3D NAND技術では、プレーナ技術に比べるとメモリセルが蓄積する電荷の量が多い。さらに、隣接するメモリセル間の結合が小さい。この結果、3bitのプログラムを複数段階に分けることなく、一挙に実施できるようになった。プログラムに要する時間が短くなるとともに、プログラムの消費電力が減少した。

従来技術(プレーナ技術あるいは2D NAND技術)によるTLC方式メモリセルのプログラム動作

今回開発した3D NAND技術によるTLC方式メモリセルのプログラム動作

　さらに、プログラムするデータをあらかじめコード化することで、検証(ベリファイ)工程における無駄なステートの発生回数を減らした。これらの工夫により、プレーナ技術の128Gbit NANDフラッシュメモリに比べ、プログラム時間を約2分の1に短縮するとともに、プログラムによるエネルギー消費を40%削減した。

プログラム時間の短縮(左)とエネルギー消費の削減(右)

ワード線のセットアップ時間をオーバードライブで短縮

　開発した128Gbitチップでは、シリコンダイ面積を縮小するために、センスアンプやビット線デコーダなどの周辺回路を1カ所にまとめている。このため、周辺回路とワード線との距離のばらつきが大きい。同じ層のワード線でも、センスアンプに近い箇所のワード線とセンスアンプに遠い箇所のワード線では、デコード時の遅延時間に違いが生じる。

　この違いを抑えるため、ワード線の抵抗値をモニターして適切なブーストをワード線に与える(ワード線をオーバードライブする)ことにした。この結果、ワード線のセットアップ時間を45%短縮できた。

メモリセルアレイの立体構造(中央)とワード線抵抗のモニタリング(左)

ワード線のオーバードライブによるセットアップ時間の短縮

プリフェッチとインタリーブで1Gbpsを達成

　入出力回路では、4Bのデータをプリフェッチするとともに、2ウェイのインタリーブ動作によってデータ転送を高速化した。またデータバスの幅を前世代の32bitから今世代では64bitに拡大した。そしてデータ転送速度の高低に応じ、チップ内部の電圧レギュレータ回路の電流容量を調整して電源電圧の変動を抑制することで、信号波形のジッターを減少させた。この結果、入出力ピン当たり1Gbpsと高いデータ転送速度を低いジッターで達成できた。

データパスのアーキテクチャ。1Gbpsと高いデータ転送速度を実現する。入出力回路では最初にデータ転送速度を250Mbpsと4分の1に減らすとともに、2ウェイのインタリーブで動かす。次段ではデータ転送速度を125Mbpsとさらに半分に減らしている

1Gbpsの速度で入出力する信号のアイパターン。左は内部電源回路で電流容量を調整しないときのアイパターン。電源電圧の変動によってジッターが大きくなっている。右は電流容量を調整したときのアイパターン。電源電圧の変動が小さくなり、ジッターが減少した