福田昭のセミコン業界最前線
本格化する3D NANDフラッシュの量産競争
～Intel-Micron連合編
（2015/4/1 13:32）
大手NANDフラッシュメモリベンダーによる、3D NANDフラッシュメモリの発表が相次いでいる。最大手ベンダーである韓国のSamsung Electronicsが2015年2月の国際学会(ISSCC)で、TLC(3bit/セル)方式による128Gbit 3D NANDフラッシュメモリの開発を発表したのに続き、3月25日(米国時間)と26日(日本時間)には、東芝と米国SanDiskの企業連合(東芝-SanDisk連合)と、米国Intelと米国Micron Technologyの企業連合(Intel-Micron連合)がそれぞれ、3D NANDフラッシュメモリのサンプル出荷を始めたと相次いでアナウンスした。2つの企業連合が商業生産を始めたことにより、3D NANDフラッシュはSamsungによる1社供給から、複数の企業による本格的な量産競争へと移行することになる。
「10TB SSD」の衝撃
この3月末の相次ぐリリースでインパクトが大きかったのは、Intel-Micron連合の発表である。シリコンダイ当たりの記憶容量が過去最大を塗り変えた。MLC(2bit/セル)技術で記憶容量が256Gbitの3D NANDチップ、TLC技術で384Gbitの3D NANDチップを開発し、256Gbit品のサンプル出荷を特定の顧客向けに始めた。そして2.5インチのSSD(Solid State Drive)で10TBという、最大級のハードディスク装置(HDD)と変わらない記憶容量を実現可能だと説明したことが、PCユーザーに大きな衝撃を与えた。
プレーナ技術の開発は16nmmまでと決断
Intel-Micron連合がプレーナ技術(2D技術)でNANDフラッシュメモリの微細化を進めるのは、16nm技術までである。研究開発の方針として、16nmよりも微細な設計ルールのプレーナ技術は開発せず、開発リソースのすべてを3D NAND技術に注ぎ込む。
シリコンダイは175平方mm前後と推定
Intel-Micron連合が公表した3D NANDチップの特徴は2つある。1つは、記憶容量が初めて128Gbitを超えたこと。MLC技術で256Gbit、TLC技術で384Gbitと、いずれの記憶方式でも過去最大の記憶容量を実現した。384Gbitはバイト換算では48GBなので、2枚のシリコンダイで96GB、20枚のシリコンダイでは960GBのSSDを開発できることを意味する。
このシリコンダイは物理的には128Gbitのチップである。3D NAND技術を最初に製品化したSamsungは、MLC技術で128Gbitのシリコンダイを開発した。こちらは物理的には64Gbitと、Intel-Micron連合の半分の記憶容量である。このシリコンダイの面積は133平方mmであり、NANDフラッシュメモリとしては飛び抜けて高い製造コストでもないが、とりわけ低い製造コストでもない、という面積になっている。
ここで気になるのが、物理的には128GbitであるIntel-Micron連合のシリコンダイの面積だ。単純計算では2倍になってしまうが、メモリセルアレイの層数が違う。Samsungのチップは24層であるのに対し、Intel-Micron連合のチップは32層なので、1.5倍の層数がある。するとメモリセルアレイのシリコン面積は2/1.5倍、言い換えると1.33倍になる。133平方mmの1.33倍は177平方mmである。
Intel-Micron連合は、米国の報道機関向け説明会を3月25日(米国時間)に開催し、その模様をWebサイトに動画として載せている。説明会の映像では、直径300mmのウェハがわずかな時間ながら示された。この映像からシリコンダイの枚数を読み取ると、垂直方向が19枚～20枚、水平方向が25枚～26枚となる。ウェハにはシリコンダイを切り出すための領域があるので、この領域を勘案して垂直方向20枚、水平方向26枚と仮定してシリコンダイ寸法を計算すると、垂直方向が15mm×水平方向が11.5mmの寸法、面積では172.5平方mmとなり、先ほどの計算とほぼ一致する。すなわちシリコンダイ面積は175平方mm前後とみられる。
175平方mmというシリコン面積は、NANDフラッシュメモリとしては小さいとは言えない。仮に製造歩留まりが95%を超えたとしても、製造コストはかなり高くなりそうだ。しかも32層の3次元構造を製造するのであるから、当初の製造歩留まりは高いとはとても考えられない。高額のSSD製品を販売するとしても、当初の収支は厳しいものとなりそうだ。
浮遊ゲート方式のメモリセル技術を選択
もう1つの特徴は、メモリセルがデータを記憶する技術に「浮遊ゲート(フローティングゲート)方式」を選択したことである。フラッシュメモリのメモリセル技術には大別すると「浮遊ゲート方式」と「電荷捕獲(チャージトラップ)方式」がある。大容量NANDフラッシュメモリで標準的に採用されてきたのは、浮遊ゲート方式だ。
しかし3D NAND技術の開発にあたり、Samsung陣営と東芝-SanDisk連合はいずれも、電荷の蓄積技術を「電荷捕獲(チャージトラップ)方式」に変更した。縦方向にセルストリングスを形成することを考慮すると、構造が簡素であることから製造が容易そうなのは、電荷捕獲方式である。言い換えると、浮遊ゲート方式では構造が複雑になり、製造の難度が上昇する。
Intel-Micron連合は、浮遊ゲート方式を選択した理由を具体的には明らかにしていない。この点は米国の報道機関が説明会でかなりしつこく質問してきたのだが、「いくつかのメモリセル技術を検討した結果、性能と信頼性から浮遊ゲートを選択した」(報道機関向け説明会動画中でのコメント)との抽象的な回答にとどまった。
ただ、製造の難度が高くなりそうだとしても、浮遊ゲート方式を選んだ理由は、少なくとも2つ考えられる。1つは、高温特性である。電荷捕獲方式は、酸化窒化膜の捕獲準位に電子を取り込むことで、電荷を蓄積する。しかし温度が上昇すると、熱エネルギーによって電子が放出される確率が高まる。この問題を嫌った可能性はある。
もう1つは、制御性である。Intel-Micron連合は浮遊ゲート技術では豊富な経験を有する。浮遊ゲート技術の重要な要素技術、極薄絶縁膜技術はIntelがEEPROMを開発していた30年以上前から、得意としている。これに対し、酸化窒化膜の欠陥準位を利用する電荷蓄積技術では、研究開発レベルではともかく、製品での量産実績が乏しい。そこで経験豊富な浮遊ゲート技術を選択したとも考えられる。
TLC技術と3D NAND技術の組み合わせが最強
Intel-Micron連合は3月26日(米国時間は3月25日)のリリースで、MLC技術の256GbitチップとTLC技術の384Gbitチップを発表してきた。両者は同じシリコンで、回路によって両者(MLCのモードとTLCのモード)を切り換えられるようにしている可能性が高い。
3D NAND技術を見る上で重要なのは、多値化技術に対する扱いである。プレーナ技術ではSLCからMLC、TLCと進化してきたので、初めはSLCが主流で、技術が進歩するにつれてMLCが主流に移った。今でもTLCは主流とは言えない。それは、隣接メモリセル間の干渉が、多値化を阻害するからだ。セル間の干渉は微細化とともに急激に悪化する。干渉を防ぐ工夫を次々と開発し、投入してきたのだが、エアギャップ絶縁の登場でほぼ限界に達している。
これに対して3D NAND技術では、設計ルール(最小加工寸法)がプレーナ技術の最先端NANDフラッシュに比べると、2.5倍～3倍は長い。したがって隣接メモリセル間の干渉が少ない。この点で見ると、プレーナ技術よりも多値化向きなのである。
3次元化したメモリセルアレイの層数を少なくしつつ、容量を稼ぐという意味でも多値化技術は重要である。結果として、3D NAND技術ではTLC技術(3bit/セル技術)が主流になる。Samsungが2015年2月にTLC技術の128Gbit 3D NANDチップを国際学会ISSCCで発表し、Intel-Micron連合は同年3月の発表で始めからTLC技術のチップを製品化すると表明してきたのは、偶然ではない。
設計ルールは40nmから50nmと推定
Intel-Micron連合は、開発した3D NANDフラッシュメモリの設計ルールを公表していない。米国報道機関向けの説明会でこの質問も上がったが、回答は避けていた。
ただ、手がかりはある。Micronが国際学会に発表した3D NANDに関する論文では、50nmをモデルケースとしている。また3D NANDのセルアレイ構造を検討した論文では、設計ルールを40nmと仮定していた。フラッシュメモリ業界では、40nmを切るような微細化は、3D NANDの製造をいたずらに難しくするだけで、あまり意味がないとのコンセンサスができている。
従って開発した256Gbit/384Gbitの3D NANDチップでは、設計ルールとして40nm～50nmを採用している可能性が高い。例えば設計ルールを50nmに固定し、メモリセルアレイの層数を増やすことで、実質的にプレーナ技術の10nm前後に匹敵する高密度化を進めるというロードマップを、Micronは国際学会で発表済みである。
