プロセッサ戦いの中心は、すでにPC向けCPUにはなく、モバイルSoC(System on a Chip)へと移っている。Intelはそれを十分に認識しており、急速にモバイルSoC(System on a Chip)を強化している。つまり、出遅れたスマートフォンやタブレットの市場を握ろうと、必死に走っている。32nmプロセスの「Medfield(メドフィールド)」「Clover Trail(クローバートレイル)」系を足がかりに、22nm、14nmとプロセスの移行を急ピッチで進めることで、他のモバイルSoCに対抗しようとしている。

　大まかな流れでは、タブレット向けは今回発表した32nmプロセスの「Cloverview(クローバビュー) SOC」ベースのClover Trailプラットフォームから、来年(2013年)には22nmプロセスの「Valleyview(ヴァレイビュー)2 SoC」ベースの「Bay Trail(ベイトレイル)」に。さらに2014年には14nmの「Airmont(エアモント)」コアベースへと移行する。

　スマートフォン向けは現在のMedfieldに加えて、32nmのCloverviewから派生させたCloverview+ベースの「Clover Trail+」プラットフォームを加える。これは実質同ダイ(半導体本体)製品と見られるが、Clover TrailがWindows 8なのに対して、Clover Trail+はAndroidフォーカスと切り分ける。また、ローコストスマートフォンには32nmプロセスの「Royston(ロイストン) SoC」ベースの「Gilligan's Island(ギリガンズアイランド)」プラットフォームが投入される。そして、来年(2013年)には22nmプロセスのSilvermontコアの「Tangier(タンジール) SoC」ベースの「Merrifield(メリフィールド)」プラットフォームが投入される。

Atomのタブレットプラットフォーム	Atomのスマートフォンプラットフォーム

2013年に22nm、2014年に14nmへ移行	スマートフォン向けのロードマップ	3年で32nmから22nm、14nmと進める

スマートフォン&タブレットSoC(PDF版はこちら)

　IntelがこのペースでAtom SoCを立ち上げることができれば、おそらく、Intelの競争力は確固としたものになる。もちろん、それはパフォーマンスや電力、チップコストといった部分で、ソフトウェアエコシステムを組み立てることは、また別問題だ。しかし、競争する足場が整うことだけは確かだ。

　もちろん、ロードマップだけでは、はたして、20ドル前後から下の価格帯のモバイルSoC世界で、IntelのSoCが価格競争力を持っているのかどうかはわからない。コスト面での利点があるのか。コア数や電力面で、ARM系SoCと本当に競争できるのか。そうした要素を伺うには、ダイサイズ(半導体本体の面積)やコアやシステムのアーキテクチャをチェックする必要がある。

Medfieldの機能とSoCダイ

　Medfieldのダイサイズは、上のスライドのように、先月のIDFで正式に64平方mmであることが発表された。トランジスタ数は4億3,200万。ただし、このスライドのダイ(半導体本体)写真は、ダイの内側の写真部分がシャッフルされてユニットの構成がわからないように加工されている。

　しかし、縦横比は、ウェハから推測される縦横比に近い。しかも、Hot Chipsの時の不鮮明なダイ写真ともほぼ同じ縦横比率だ。そこで、ダイの縦横比は、おそらく、このダイ写真が正しいと仮定して、現在のダイ写真を修正すると下の図のようになる。図の中央が32nmのMedfieldのPenwell、右が旧来の45nmのMoorestownのLincroftだ。ちなみに左に並べたのは32nmのAtom SoCの試作チップ「Rosepoint」で83平方mm。

Intel SoCのダイ修正図(PDF版はこちら)

　見てわかる通り45nm版と中央のPenwell推定図では、CPUコアの縦横比が異なるため、Penwellの縦横比が正しいかどうかわからない。RosepointはISSCCのものなので正しいはずだ。しかし、RosepointでAtomコアとなっている部分は、上下の幅はPenwellの推定図と同じだが、左右の長さが異なる。しかし、これはどの部分までをコアとしているかの違いかも知れない。

　いずれにせよ、上の図のチップ縦横比は、正確かどうかはわからない。しかし、面積の目安にはなる。この図で何がわかるかというと、各ユニットの、おおまかな面積比だ。それによって、他の構成のダイサイズや、22nm時のダイサイズも推定できる。

　AtomのCPUコアは45nmプロセス世代が「Bonnell(ボンネル)」コアで、32nmプロセス世代が「Saltwell(ソルトウェル)」というコードネームがつけられている。CPUコア+512KB L2キャッシュの面積は45nm Bonnellが14平方mm程度で、Bonnell CPUコアだけなら9平方mm程度だった。32nm Saltwellでは、CPUコア＋L2キャッシュがおそらく7平方mm程度に半減しており、CPUコア単体でも半減する。つまり、CPUコアとL2については、プロセスの微細化に沿った比率で50%のエリアにまで縮小させることに成功していると見られる。

　では、7平方mm程度と見られるCPUコア+L2の面積は、ARM系CPUコアと比べるとどうなのか。TSMC 40nmプロセスのCortex-A9を見ると、デュアルコア構成でパフォーマンス最適化ハードマクロの場合、6.7平方mmのダイエリアとなっている。これはキャッシュを含まないエリアで、1コア+バスなら4平方mm以下となる。45nmのBonnellコアと比べると半分以下の面積だが、32nmのIntelのSaltwellコアとの差はかなり小さい。ラフに言うと、32nmプロセスのAtomコアは、40nmのCortex-A9コアに近づいている。

ARM Cortex-A9(40nm)、Bobcat(40nm)、Atom(45nm/32nm)の面積比較(PDF版はこちら)

ARM Cortex-A9のマクロ配置

　ただし、各社でCortex-A9の実装面積はかなりの違いがあり、より大きなコアも、小さなコアもある。そのため、一般化することは難しい。電力最適化マクロでは、40nmプロセスのCortex-A9の1コアで2平方mm台になる。とはいえ、32nmで、Intelコアと40nmプロセスのARMコアの差が縮まったことは確かだ。

　しかし、ARM SoCは現在28nmプロセスへの移行を進めており、28nmプロセスのARMコアに対しては、再びAtom系コアのサイズは不利となる。Samsungも32nmの後はハーフノードの28nmに移行する。Intelが22nmプロセスへのAtom SoCの移行を急いでいる理由は、そのあたりにありそうだ。

　PenwellとLincroftの両チップはともに60平方mm台中盤でダイサイズ(半導体本体の面積)に大きな差はない。しかし、Lincroftはサウスブリッジチップ(I/O Hub chip)「Langwell」との2チップ構成だったのに対して、Penwellはサウスブリッジの機能を取りこんだSoCとなっている。それに伴い、PenwellではI/Oパッドがチップの全周囲を取り囲むようになった。

Atomプラットフォームの進化(PDF版はこちら)

　PenwellはI/Oパッドリミット、つまりI/Oパッド面積によって、最小のチップ面積が決まってしまうタイプのチップだ。シンプルに言えば、モバイルSoCを、Penwell以下のダイサイズにすることは経済的に難しい。

　次に、先月のIDFで公開されたClover Trailのダイ写真を、仮のMedfieldのダイに縮尺とプロポーションを揃えてみる。その方法でClover TrailとMedfieldを比較したのが下の図だ。作図による推定では、Clover Trailのダイサイズは約90平方mm前後となる。

MedfieldとClover Trailのダイ(PDF版はこちら)

　Clover Trailは、ほぼMedfieldの上位互換的なSoCとなっている。Intelの元図のユニット区分は、実際には厳密ではない可能性が高い。しかし、構成IPユニット中で大きくダイ面積を増やす可能性があるのはCPUコア以外にはGPUコアしかないため、GPUコアの大型化は確実だと見られる。

　ダイの推定図を見た限りではMedfield→Clover Trailで、GPUコアは倍以上になっている。Intelはタブレット業界関係者に、MedfieldはPowerVR SGX540で、Clover TrailはPowerVR SGX544MP2の予定になると説明したと伝えられるため、ダイ上の大幅な肥大化に合致する。SGX540からSGX544MP2では、GPUコア数が2倍になるだけでなく、GPUコア内部の演算ユニット数も2倍になるため、合計ユニット数と生演算能力は同じ動作周波数で4倍になるからだ。

　では、Penwellの1 CPUコア+1 GPUコアで64平方mm、Cloverviewの2 CPUコア+2 GPUコアで約90平方mmのIntel SoCのダイサイズは、他のARM SoCと比べるとどうなのか。比較したのが下の図だ。

モバイルSoCのダイサイズ移行図(PDF版はこちら)

　同じ32nmノードで比較すると、2 CPUコア+2 GPUコアのApple A5の32nm版が70平方mm弱で、Medfield/Penwellよりやや大きい程度。A5を製造するSamsungは、相対的にコアのサイズが他のファウンドリより大きい。それと比べるとIntel Atom SoCは、2倍のコア数のARM SoCと同レベルのダイサイズとなる。ちなみに、Cortex-A9 2コアのOMAP4は45nmプロセスで70平方mm以下であり、比べると、Intel SoCは1世代前のプロセスのARM SoCと同レベルのダイサイズということになる。しかし、スレッド当たりの性能は、対Cortex-A9では、Intel SoCの方が上になる。

　Clover Trail/Cloverviewは、ダイサイズではiPhone 5のApple A6に近い。A6は2 CPUコアに3 GPUコアと判明している。そのため、Cloverview+とA6を比べると、差はぐっと縮まる。しかし、Apple A6のCPUコアは明らかにCortex-A9よりかなりサイズが大きく、シングルスレッドのスカラ性能が高い。そのため、この比較でも、Intelが確実には有利とは言えない。Cortex-A9と比べるなら、40nmプロセスのTegra 3は、Cortex-A9コアを合計5個載せていて、81.9平方mmとCloverviewよりもダイが小さい。

　また、このチャートにはARM SoCの28nmプロセス世代のダイがまだ入っていない。28nmプロセスでは、さらにダイが小さくなるため、28nmが主流になって行くと、単純なコア数の上ではIntelにとって不利となる。また、Cortex-A15やKrait(クレイト)クラスのCPUコアが主流になると、CPUコア単体の性能でのIntelのアドバンテージが薄れるか消えて行く。その反面、CPUコアサイズでのIntelとARMの差は小さくなって行く。もっとも、Intelは22nmのSilvermontから新マイクロアーキテクチャに移行するため、再びコアサイズは大きくなる可能性はある。

　もちろん、Intelはダイサイズを大型化してコア数を増やして対抗することもできる。実際に、Appleはダイを大型化してハイパフォーマンス化した。とはいえ、Appleは自社で最終製品を提供しているため、システム全体でコストの辻褄を合わせることができるが、Intelはその手を使うことができない。

　また、Intelの全体の価格/コスト構造の面からも望ましくない。なぜなら、下の図のように、Clover Trail(Cloverview)のダイサイズで、すでにPC向けプロセッサのローエンドのサイズに達してしまっているからだ。Intelにしてみれば、もしモバイルSoCのサイズをApple A5Xクラスにしてしまうと、同じダイサイズのチップをPC向けに売るなら100ドル以上になるのに、スマートフォンやタブレット向けにすると20ドル程度というアンバランスが生じてしまう。

Intelのダイサイズ/マイクロアーキテクチャ移行図(PDF版はこちら)

　だが、22nmプロセスのSoCを、Intelが2013年に投入するとなると話は違ってくる。パッドリミットは同じだとしても、I/Oパッドの内側のCPUコアとGPUコアは大きく増やすことができる。Intelは45nm→32nmではCPUコアのサイズを半分に削減することができた。同じことが32nm→22nmでできるとすれば、100平方mmより下のダイサイズのチップで、CPUコアは4コアにできる計算となる。GPUコアも同様に4コア構成にできるだろう。

　もっとも、22nmではIntelはCPUコアとGPUコアのマイクロアーキテクチャを変える。CPUコアはSilvermontになり、シングルスレッド性能が上がる。GPUコアはImagination TechnologiesのPowerVRの6シリーズへと変わる。それぞれコアは大きくなると見られるが、その分、性能は上がる。トレードオフだ。

　いずれにせよ、22nmプロセス世代になると、Intel モバイルSoCの競争力は増す。対28nmプロセス世代のARM SoCに対しては有利だ。ダイサイズ的にも同列で戦えるレベルを維持できそうだ。さらに、14nmへと移行して引き離せば、ファウンドリのプロセス技術に依存するARM SoCに圧倒的に優位に立てるというあたりがIntelの読みだろう。