Justin Rattner(ジャスティン・ラトナー)氏

　IntelはもともとはDRAMメーカーであり、不揮発性メモリにも断続的だが取り組んで来た。しかし、半導体メモリは、DRAMもNANDフラッシュも、大きな変革期を迎えている。微細化の限界に達して、次世代メモリ技術へのバトンタッチが近づいている。Intelは、こうしたメモリ技術の変革をどう見ているのか。Intelの研究部門を率いるJustin Rattner(ジャスティン・ラトナー)氏(Vice President, Director, Intel Labs and Intel Chief Technology Officer, Intel Senior Fellow)は次のように語る。

　「NANDテクノロジは基本的には15nmあたりで、スケーリングが止まると考えている。その先は、メモリ技術自体が移行すると考えている。Intelはこれまで、ストレージセルが20nm以下に微細化できるように注力してきた。それが、メモリ技術の移行を先延ばしする方向へ押しやっているかもしれない。とはいえ、メモリ技術の移行は必ずやってくる。

　いくつかのメモリ技術の候補がある。スピン注入メモリ、Memristor、相変化、おそらく半ダースかそこらの興味深いメモリ技術がある。NANDのようなブロックアドレスではなく、バイトアドレスが可能で、低い読み出しレイテンシを備える。新メモリでも、書き込みレイテンシは依然として高いが、読み出しレンテンシは低い。DRAMと同等とは言えないが、DRAMに匹敵できる程度だ。

　そうしたメモリデバイスが登場したら……それは、大量に高い信頼性で製造できたらという話だが、メインメモリは不揮発性メモリになって行くだろう。そして、メインメモリが不揮発性になると、メモリアーキテクチャの単一化を考え始めることができる。システムの中のメモリ(&ストレージメモリ)を単一化するというアイデアだ。

　不揮発性になったメインメモリは、ストレージも兼ねることができるかも知れない。確かSamsungはパーフェクトメモリという呼び方をしていたと思う。パーフェクトメモリが2020年にまでできるかどうかはわからない。また、アーキテクチャ的には、おそらく一定の量のキャッシュが(CPU側に)要求されるだろう。しかし、不揮発性になることで、メモリアーキテクチャの単一化の可能性は出てくる」。

　Rattner氏が言及しているのは、一般的には「ユニバーサルメモリ(Universal Memory)」と呼ばれることが多いアイデアだ。大容量かつ高速な新不揮発性メモリ技術を使うことで、プログラムを実行するためのワークメモリと、コードやデータのストレージの両方を単一のメモリで兼ねさせることが可能になると期待されている。PCで言えば、メインメモリのDRAMとストレージのNANDのSSDを1つにしてしまうイメージだ。以前の携帯電話では、NORフラッシュをワークメモリ兼ストレージに使い、NOR上でプログラムを直接実行する「XIP(eXecute In Place)」モデルもあったが、その延長で、より高度なコンピューティングデバイスでメモリ技術の単一化を実現しようとしている。

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　DRAMやNANDの後継として名前が挙がっている新メモリ技術は、Rattner氏が言及したように、MRAMを発展させた「STT-RAM(またはSTT-MRAM,Spin-Transfer Torque RAM:スピン注入メモリ)」、Memristorを含む広義の「ReRAM(またはRRAM,Resistive RAM:抵抗変化メモリ)」系メモリ、相変化を使う「PCRAM(またはPRAM,Phase-Change RAM:相変化メモリ)」など。どの系統でも、大容量とバイトアドレッシングと、NANDより高速なアクセス速度を実現すると期待されている。特徴は、いずれもメモリセルの電荷ではなく抵抗値を変化させて、電流量で0と1を表す技術であることだ。

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　下はおおまかに各メモリ技術の将来展望をマップした図だが、正確に予測することは難しい。例えば、一口にReRAMと言っても、さまざまな異なる技術があり、それぞれ特性が異なる。図は、あくまでも、さまざまな論文の値をマップした、大まかな方向性を示したものに過ぎない。

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　実際にはワークメモリとして使うには、速度や容量だけでなく、メモリセルの書き換え可能回数を事実上無制限にしなければならないという壁があり、簡単ではない。しかし、ユニバーサルメモリが実現すれば、システム設計だけでなく、ソフトウェア側にも大きなインパクトがある。Rattner氏は次のように説明する。

　「メモリアーキテクチャの単一化が実現すると、論理的な帰結として、ファイルシステムが存在する理由がなくなる。データを、アクセスに何十msecもの非常に長いレイテンシがかかるディスクから出す必要がなくなる。必要なデータは、全てがメモリ上にあって、50nsec(ナノ秒)や100nsecのリードレイテンシで高速にアクセスができて、バイト単位でアドレスできる。すると、ファイルシステムという仕組みの意味がなくなる。

　このように、新メモリテクノロジが市場に登場すると、改革と発明が加速されるようになるなると思う。ハイエンドシステムは、おそらく一定量のキャッシュが必要で、それは依然としてDRAMのスタックなどで解決されるだろう。しかし、携帯電話やタブレットでは、たった1種類のメモリに単一化されるかも知れない。その場合も、SoC側のコアの内部にはキャッシュ階層が存在するだろうが、その外のメモリは単一化される可能性がある」。

　Rattner氏が語るように、メモリアーキテクチャの統合化が実現すると、ファイルが必要なくなる。これは、従来から指摘されているポイントだが、プログラムはファイルからメモリに展開するものではなく、メモリ上に常駐するものになる。データはストアされたメモリ上で処理されるようになる。OS側にも大きなインパクトがあることがわかる。では、こうした変化をもたらす可能性がある新メモリは、いつ頃までに登場すると期待しているのだろうか。

　「メモリアーキテクチャの革新は来る。しかし、これは競馬レースのようなもので、予測が難しい。一般的に言うと、新しいストレージセルを作ってデモを行なうことは比較的簡単だ。あらゆる異なるテクノロジを使って、デモして見せることはできる。

　より難しいのは、そのストレージセルを、大きなボリュームで量産し、高い信頼性を提供することだ。これは、本当に困難だ。私が今のところ、特定の技術について、あまり期待しすぎないようにしているのは、その困難がわかっているからだ。ある技術が、本当に確実な製造ステージに入るまでは、期待を抑えている」。

　Intelが、今のところ量産ボリュームで十分なレベルに達すると判断できるメモリ技術がないことがRattner氏の言葉からわかる。実際のところ、新メモリは戦国初期状態にあり、今のところ王手をかけた技術はない。

　Rattner氏の説明からは、現状では、CPUの内部のキャッシュ階層については、新不揮発性メモリ技術の採用は真剣に検討していないように見える。Intelは、内部メモリにも新技術を使う研究論文を出しているが、それは、より遠いビジョンであることがわかる。CPU内部の不揮発性化は、CPUの電力効率を劇的に高める可能性を秘めているが、技術上のチャレンジも多い。

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　実際のところ、Intelのロジックプロセス技術の微細化のペースは非常に速く、新メモリ技術が追従することはかなり難しい。多くのメモリ技術が、原理的には10nmプロセス以下へスケールダウンできるとされているが、現実には試作は成熟したプロセスで行なわれており、まだ実証できていない。また、新メモリ技術は、配線層にクロスポイントでメモリセルを生成することができるタイプが多く、微細化より、むしろセル積層化などで容量を稼ぐ方向に重点が置かれる可能性も高い。

　しかし、クロスポイントであるために、新メモリ技術の多くは、ロジックプロセスとも相性がよい可能性が高い。DRAMやNANDといった従来メモリ技術を、高速ロジックに混載することは難しいが、新メモリなら従来より容易に混載ができるかも知れない。そうすると、大容量の不揮発性メモリとCPUの統合というアイデアも産まれてくる。

　こうした技術は、コンピュータのアーキテクチャを変える可能性を秘めている。IntelでExaFLOPSスパコンを担当するShekhar Borkar氏(Intel Fellow and Principal Investigator DARPA Ubiquitous High Performance Computing)は、以前、「コードはサイズは小さいが、データはサイズが大きい。今は、データをコードのところに持って行っているが、データのところにコードを持って行くアーキテクチャの方が電力効率の面からすると合理的かも知れない」と語っていた。新メモリ技術なら、データをストアしたメモリ側にコードを実行するプロセッサを混載することで、アイデアを現実化できる可能性が出てくる。

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昨年のIDFでのRattner氏とShaker氏(左)

　実際には、この種の構想は、これまでにも「Compute-In-Memory」など、さまざまな名前で研究されて来た。Intelの研究部門では、この種のアーキテクチャについて、どう取り組んでいるのだろうか。Rattner氏は、Intelがこの構想に深い関心を寄せていると説明する。

　「Compute-In-Memoryについては、我々は継続的に熱心に研究している。実際に、FPGAでCompute-In-Memoryアーキテクチャのエミュレータを試作したこともある。ALU群とシーケンサをメモリダイの上に載せることをエミュレートした。そのための、IA命令セットの拡張まで定義した(笑)。そう、我々は実際に、Compute-In-Memoryについては非常にアクティブに実証実験を行なってきた。

　このアイデアは、スタックメモリとも組み合わせることができる。昨年(2011年)のIDFの私のキーノートスピーチで、Shaker氏がステージに登場した時に、ハイブリッドメモリキューブ(HMC)を紹介した。HMCは、ロジックダイを、スタックしたメモリダイのボトムに配置していた。その時、私は、ある種のコンピュテーショナル機能をそのロジックダイに入れることもできるかも知れないと示唆した。そうした方向も考えている。

　現時点では、我々はこうした構想でのローレベルの設計、つまり、シリコンの設計は行なっていない。しかし、我々はアーキテクチャ的には、どうやってCompute-In-Memory機能をIAフレームワークに持ち込むことができるかを常に検討している。それが我々が現在注力しているところだ」。

　試作シリコンを作るような段階にはないが、アーキテクチャの可能性は常に検討しているようだ。そして、現時点では、オンチップの統合だけでなく、シリコン貫通ビア(TSV:Through Silicon Via)などによるスタックも検討していることがわかる。

　Intelは現状のプロセッサアーキテクチャでは、メモリ階層でのコヒーレンシの維持を非常に重視している。メニイコアである「MIC(マイク:Many Integrated Core)」アーキテクチャでも、コア間のメモリコヒーレンシを保つ。しかし、コア数が増えるにつれてメモリコヒーレンシは重荷になって行く。Intelはこの方針を今後も継続するのだろうか。Rattner氏は答える。

　「メモリコヒーレンシはプロセッサの設計者にとって確かに挑戦ではある。しかし、これまでのプログラミングモデルを保持できるというアドバンテージは大きい。それは、おそらく競争上でも大きな利点となる。

　昨年、CERNの研究者と会った時に、彼らはMICでは多くのプロセッサを容易にプログラムできると評価してくれていた。CERNと言えば、この4～5年はGPUプログラミングの“ガンホー”だった(笑)。彼らは、プログラミングモデルを維持できるなら、MICに非常に多数のコアがあっても、Xeonからの迅速なソフトウェアマイグレーションが可能となり、そこそこの労力のパフォーマンスチューニングによって、最高の潜在パフォーマンスを引き出すことができるだろうと言っていた。彼らにとっては、MICの方が、より簡単なパスであることが分かったという。

　我々は、継続してさまざまなオンダイネットワークの設計を研究している。そして、少なくともオンダイでは、できるかぎり大きなコヒーレントドメインを維持しようとしている。現在は、我々はダイレクトリベースの分散的なコヒーレントメソッドで、明白にうまくいっている。非常に効率的で高パフォーマンスなコヒーレントメカニズムが実現できるように、労力をかけてきた。

　そして、それこそが、現在、MICアーキテクチャが、熱狂的に迎えられている理由の1つとなっている。ユーザーは、『MICなら、プログラムをXeonから簡単に移すことができる。オーマイゴッド。CUDAとかに書き直して、アルゴリズムを新たに考えることに数カ月も費やす必要がない』と言っている。

　正直に言えば、実は我々自身も、業界にとってプログラミングモデルを維持することの重要性を低く見積もっていた。ここまでの反応があるとは、考えていなかった。今は、GPUプログラミングモデル的な方向の未来は見ていない」。

　Intelは、労力とコストをかけてメモリコヒーレンシを維持することに、現在は大きな意味を見いだしている。従来型のCPUとの、プログラミングモデルの一貫性を維持できるからで、MICを出して以降は、Intel自身がその重要性を再認識したことが伺える。Intelは昨年の段階ではまだ、内製のグラフィックスコアを使った汎用コンピューティングの可能性と、MIC型アーキテクチャの両天秤をかけている雰囲気があったが、現在は天秤がMIC側にかなり傾いた雰囲気がある。

　とはいえ、コヒーレンシドメインを、オンダイであっても分割する可能性も多少だが示唆している。このあたりは、現実的な実装との相談となると見られる。

MICアーキテクチャについての今年(2012年)8月のHot Chipsでの発表