「Common Platform(コモンプラットフォーム)」とは、IBMとGLOBALFOUNDRIES、Samsung Electronicsの3社による半導体製造の協業グループである。3社で半導体製造技術を共同開発し、量産技術に転用してきた。

　Common Platformの最大の特徴は、量産ラインが基本的には共通であることだ。3社はいずれも半導体の製造請負事業(シリコンファウンドリ)を手掛けている。半導体の製造を外注したいユーザー企業からすると、3社のどこに頼んでも、同じ性能のシリコンダイを受け取れる。あるいは2社に発注したとしても、どちらのシリコンも同じ性能となる。

　普通、半導体の製造を外注する場合は、製造を発注する相手のファウンドリ企業ごとに、設計データ(マスクレイアウト)を手直しする必要がある。シリコンファウンドリごとに半導体量産ラインのプロセスパラメータが違うからだ。ところがCommon Platformの量産ラインは、原理的にはこの手間がない。もしあったとしても、非常に軽微なもので済む。ユーザー企業、例えばファブレスの半導体ベンダーにとっては、セカンドソースが簡単に得られることになる。

　Common Platformを構成する3社は、毎年1回、ユーザー向けの技術講演会を開催している。これが「Common Platform Technology Forum」である。昨年(2011年)は1月18日に開催し、今年(2012年)は3月14日に開催した。会場はいずれも、米国カリフォルニア州シリコンバレーのSanta Clara Convention Centerである。

　今回のプログラムは午前中と午後の前半が全体講演、午後の後半が技術トラックとなっていた。午前中はイントロダクションとキーノート講演である。午後の前半はパネルディスカッション。午後の後半は3つのトラックに分かれての技術講演だった。また小規模ながら、展示会が併催されていた。本レポートではキーノート講演を中心に、「Common Platform Technology Forum」の概要をご紹介する。なお本イベントは講演会場内の写真撮影が禁止されていたので、あらかじめ了承されたい。

　イントロダクションのスピーチは、Samsung Semiconductor(Samsungの米国半導体法人)のファウンドリ事業担当バイス・プレジデントであるAna Molnar Hunter氏が務めた。Hunter氏は「Common Platformを選ぶ7つの理由」をテーマに、Common Platformの存在理由を紹介した。

　粗くまとめてしまうと、Common Platformの存在理由は「急激に膨れ上がる半導体投資のリスクを分散するため」である。最先端(22/20nm世代)の半導体開発では、プロセス開発に10億ドル～20億ドル、シリコンダイの設計に1億ドルの費用がかかる。最も大きいのは量産ラインの設備投資で、70億ドル前後と巨大な金額を必要とする。言い換えると、100億ドルの売り上げが達成できないと確実に赤字となってしまう。極めてリスクの高い事業であることが分かる。

　ファウンドリ事業として見たときには、先に延べたようにセカンドソース化、あるいは量産拠点の地域的な分散化が重要である。Common Platformの量産ラインは北米、アジア、欧州に分散して存在するので、自然災害に対するリスクが小さい。東日本大震災やタイの大洪水などでサプライチェーンが脅かされている現状からすると、量産ラインの地域分散は重要度が増している。

　続いてキーノート講演である。まず、IBMの半導体研究開発担当バイス・プレジデントを務めるGary Patton氏が「Future Innovation in Silicon & Beyond」と題して講演した。

　Patton氏は半導体デバイスの微細化の歴史を振り返るとともに、将来を展望した。1980年代にバイポーラデバイスは消費電力の増大によって限界を迎え、消費電力の少ないCMOSデバイスへと切り換わった。1990年代に主流となったCMOSデバイスは、ゲート絶縁膜の薄膜化限界を迎える。2000年代はCMOSデバイスに新材料や新メモリなどを導入することで微細化を継続した。

　これまでのCMOSデバイスは平面構造、いわゆるプレーナ形と呼ばれるMOS FETで作られてきた。しかし2010年代に入り、プレーナ形での微細化は限界を迎えつつある。そこでプレーナ形と呼ばれる2次元のトランジスタ構造(2Dトランジスタ)から、フィンFETやトライゲートなどと呼ばれる3次元のトランジスタ構造(3Dトランジスタ)へと切り換えることで、微細化を継続する。

　またシリコンダイを積層する3次元積層(3Dスタック)技術が消費電力の低減のために利用されるようになる。

　さらに微細化を進めていくと、原子の大きさによる限界を迎える。2020年頃には原子1個の寸法で動くデバイスが必要となる。ナノメートル(10の9乗分の1m)単位の極細ワイヤをデバイスとしたナノワイヤデバイス、あるいは数多くのシリコンダイを積層した3Dスタック技術、光とシリコンを融合したフォトニクス技術などが、2020年代の候補である。

　Patton氏はここで話題をIBMの半導体研究開発態勢に転じた。IBMは研究開発を3つの段階に分けている。最も基礎的な研究段階が「ファンダメンタルリサーチ(Fundamental Research)」。ここでは新しい材料や新しいプロセス、新しいデバイスなどの要素技術を研究する。次の段階が「アドバンストセミコンダクタR&D(Advanced Semiconductor R&D)」。次世代の半導体で使われるプロセス技術やデバイス技術、パッケージング技術などの研究開発を実施する。その次が「テクノロジデベロップメント(Technology Development)」。商業生産を前提とした製造技術を開発する。なおCommon Platformは、「テクノロジデベロップメント」段階での協業である。

　IBMは研究開発の3段階をパイプラインのステージになぞらえている。「ファンダメンタルリサーチ」のステージから「アドバンストセミコンダクタR&D」のステージ、そして「テクノロジデベロップメント」のステージへと研究成果を反映させることで、切れ目のない研究開発を継続してきたとする。

IBMを中心とする共同研究開発態勢の開発ステップ。2008年10月22日に東京で開催されたARMの技術講演会「ARM Forum 2008」でIBMが示したスライド

　Patton氏はそれから、半導体製造の主要な要素技術について過去の開発実績と今後の進化を展望した。主要な要素技術とは「リソグラフィ」、「デバイスアーキテクチャ(トランジスタ構造)」、「多層配線」、「パッケージング」である。

　まずリソグラフィ技術では、45nmプロセスで従来のArFドライ露光(波長193nmのArFレーザーを光源とする露光)技術に代えて、ArF液浸露光技術を導入した。32nmプロセスではArF液浸露光を改良した、第2世代のArF液浸露光を開発し、採用した。22nmプロセスでは露光用照明とマスクの関係を最適化する、SMO(Source Mask Optimization)技術を開発し、導入した。そして次世代の14nmプロセスでは、露光を繰り返すことによって解像度を高める、ダブルパターニング技術を採用する。さらに、次々世代の10nmプロセスでは、露光の繰り返し回数を増やして解像度をさらに高めるマルチパターニング技術、あるいは、EUV(Extreme Ultra-Violet)露光を導入することになる見込みだ。

　EUV露光技術は波長が13.5nmと極めて短いX線を光源とする露光技術である。EUV露光技術では光源技術はもちろんのこと、照明技術やマスク技術、レジスト技術などのほとんどすべての要素技術を新しく開発しなければならない。IBMでは「アドバンストセミコンダクタR&D」の拠点であるニューヨーク州アルバニー(Albany)にEUV露光技術の開発拠点を建設している。2012年半ばには拠点が完成する計画である。講演では、建設中のEUV露光技術開発拠点(NFX：Site of EUV Centor of Excellence at Albany)を上空から俯瞰するように撮影した写真を示していた。

　デバイスアーキテクチャ(トランジスタ構造)技術では、イントロダクション講演でHunter氏がトランジスタ構造の推移を述べていたので、まずはそこから紹介したい。Hunter氏の講演では、65nm世代のトランジスタで歪みシリコン技術を導入し、45nm世代では極低誘電率の薄膜技術、32/28nm世代ではゲートファースト(ゲート電極をソース/ドレインよりも先に形成する)技術の高誘電率膜/金属ゲート(High-k/Metal gate)、22/20nm世代ではゲートラスト(ゲート電極をソース/ドレインよりも後に形成する)技術の高誘電率膜/金属ゲートを採用した。そして14nm世代では、3DトランジスタのフィンFETを導入する見通しである。

　IBMのPatton氏は、Hunter氏の講演を引き継ぐように、14nm世代以降のトランジスタ構造を展望した。14nm世代と10nm世代はフィンFET技術とその改良版で実現する。基板はバルクの場合と、SOI(Silicon on Insulator)の場合、両方がありうる。さらに将来の7nm世代はフィンFET技術をもってしても微細化を継続しにくい。原子サイズの壁が立ちはだかるからだ。シリコンナノワイヤ技術に期待がかかる。シリコンナノワイヤ技術の次は、炭素(カーボン)を構造材料とするエレクトロニクス技術を候補に挙げていた。このシナリオに沿って進めば、2020年代以降の最先端デバイスではシリコンの時代が終焉し、カーボンの時代が到来することになる。

　多層配線技術では、過去からのトレンドと同様に、配線遅延と信頼性のバランスがさらに厳しくなる。配線を細くすると電流密度が上昇し、配線の寿命(エレクトロマイグレーション寿命)が短くなる。配線遅延の増加を防ぐには層間絶縁膜の材料を比誘電率の低いものに変更しなければならない。しかし比誘電率の低い材料は、電界ストレスの長期信頼性(TDDB寿命)が低下するという問題を抱える。

　パッケージング技術では、放熱がさらに問題になる。最先端チップではトランジスタの消費電力密度と、パッケージの寄生受動素子(抵抗とインダクタ、キャパシタ)による消費電力密度があまり変わらなくなってくる。

　IBMの次は、GLOBALFOUNDRIESで最高技術責任者(CTO)を務めるGregg Barlett氏の講演が当初予定されていたのだが、実際には代役として先端技術アーキテクチャ開発のヘッドを務めるSubi Kengeri氏が講演した。講演タイトルは当初予定と同じ「Winning Together:Driving Innovation Through Strategic Collaboration」である。

　Kengeri氏は、GLOBALFOUNDRIESの32/28nmプロセスが順調に立ち上がっていること、同プロセスはゲートファーストの高誘電率膜/金属ゲート(High-k/Metal gate)トランジスタを使用していること、ゲートファーストのシリコンとしては最大の量産実績を有する(Intelはゲートラストの高誘電率膜/金属ゲートトランジスタ)こと、などを説明した。

　適用チップの例にはAMDのサーバー用プロセッサ「Interlagos(インターラゴス)」、同じくAMDのメインストリームPC向けプロセッサ「Llano(ラノ)」を挙げていた。AMDの次期メインストリームPC向けプロセッサ「Trinity(トリニティ)」の生産は2012年に始めるとした。

　また最近の傾向として、新しい世代のプロセスへと移行する時期が遅くなりつつあると指摘した。テープアウト(設計完了)の件数が累積で50件に達した時期を基準にすると、90nm世代から65nm世代への移行はちょうど2年かかった。これに対し、65nm世代から45/40nm世代への移行には2年半がかかったとする。45/40nm世代から32/28nm世代への移行には2年3カ月かかっており、以前のような2年ごとの世代交代は、ファウンドリの世界では起こりにくくなっている。

　それから20nm世代と14nm世代のデバイス技術をKengeri氏は展望した。20nm世代は従来と同様の2Dトランジスタの縮小で実現する。ただし高誘電率膜/金属ゲート(High-k/Metal gate)技術はゲートラストに変わる。この辺りはイントロダクション講演およびIBMの講演と同じである。

　14nm世代では、2Dトランジスタでの縮小が難しくなり、3Dトランジスタに切り換わる。2Dトランジスタではゲート絶縁膜の信頼性維持が困難になるほか、電源電圧を下げても電力密度がほとんど下がらなくなることを理由に挙げていた。

　そこで14nm世代では3Dトランジスタを採用することになる。その代表であるフィンFETの研究開発はすでに10年以上の歴史があり、高密度SRAMマクロでの評価が進んでいるなどの実績もある。半導体製造技術としては、長い時間をかけて開発を進めてきたものだとしていた。

　そして10nm世代以降のロードマップを簡単に示した。10nm世代ではSiGe(シリコンゲルマニウム)歪みシリコンのpMOSフィンFETが導入される。7nm世代では化合物半導体やゲルマニウムなどのフィンFETおよびトライゲート、シリコンナノワイヤが候補になっていた。そして5nm世代では、超急峻サブスレッショルド(Super Steep Subthreshold)技術とカーボンベース技術を候補として挙げていた。

　GLOBALFOUNDRIESの次は、Common Platformを構成する残りの1社、Samsung Electronicsでシニアバイス・プレジデントを務めるJong Shik Yoon氏が「3 Dimensional Device Technologies : Opportunities and Challenges」と題して講演した。

　Yoon氏はまず、なぜ3Dトランジスタが必要なのかを説明した。既存の2Dトランジスタでは微細化とともにサブスレッショルド電流(トランジスタがオフ状態でのリーク電流)が急速に上昇する。このために、電源電圧を下げられなくなっている。3Dトランジスタだと、原理的にはこの問題がなくなる。

　なぜ3Dトランジスタだとサブスレッショルド電流が問題とならないのか。それは、チャンネル領域全体が空乏化するからだ。「フルデプリーション(FD)」と呼ぶ状態である。FD状態を実現する有力な手段が3Dトランジスタであり、その代表がフィンFETだということだ。

　ここでYoon氏は話題を転じ、フィンFETに関する特許の取得状況を簡単に説明した。フィンFETに関する特許の件数を見ると、全体の76.0%をCommon Platform陣営が占めているという。残りは「A社」、「B社」となっており、それぞれ12.2%、11.8%となっていた。残りとはIntelとTSMCのことだろう。どちらがA社なのかは分からないものの、これらの2社以外は考えにくい。

　それからYoon氏は、フィンFETの利点と弱点を解説した。フィンFETの利点は大きく分けると3つある。1つは、短チャンネル効果が抑えられること。トランジスタの特性ばらつきが低くなるとともに、リーク電流が下がる。もう1つは、SRAMセルにおけるしきい電圧のミスマッチが減少すること。このため、高密度なSRAMセルを実現できる。それから、電源電圧を下げても性能が低下しにくいこと。チャンネル領域が空乏化するのでキャリアの散乱が減り、移動度が高まるからだ。このほか長期信頼性と素子分離特性(リーク電流)が向上するといった利点もある。

　一方、フィンFETの弱点は、製造プロセスの複雑化である。フィンの幅と高さを精密に制御しなければならない。フィン表面の方向(結晶面)の制御も劣らず重要である。またフィンは狭いので、コンタクト抵抗の低減が課題となる。寸法のばらつきを抑えることで、トランジスタの特性ばらつきを抑えなければならない。

　またYoon氏は、14nm世代のフィンFETによるCMOSデバイスを試作した結果を示して見せた。ゲートピッチが60nmと極めて狭いCMOSデバイスである。ダブルパターニング(LELEプロセス)技術と、ゲートラストの高誘電率膜/金属ゲート技術を導入した。講演では、ゲート電圧の変化によってドレイン電流が上下する特性のグラフ(トランジスタが動作していることを意味する)を示していた。

Samsung Electronicsが14nmプロセスでフィンFETを作り込んだシリコンウェハ。Common Platform Technology Forum 2012の展示会場で撮影した

　Common Platform陣営のスケジュールでは、22/20nmプロセスの量産は2012年末～2013年になる。14nmプロセスの量産開始は、早くても2015年～2016年だろう。14nmプロセスの姿は、かなり明確になっている。見えないのは10nmプロセスだ。現在のトレンドを外挿すると、10nm世代の量産開始は2018年～2019年になる。すると2015年頃には、現在の14nmプロセスと同様に、明確な姿が描かれていなければならない。あと3年で、10nm世代の姿が明確になるかどうか。微細化トレンドの行方は、今後3年で決まることになる。