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NANDフラッシュの大容量化は終わったのか



●ダイサイズが重要となるNANDフラッシュのコストと価格

 果たしてNANDフラッシュメモリは、これまでのペースの大容量化(=低価格化)を続けることができるのか。NANDフラッシュが急速に発展し、PCドライブにまで入ってきたその原動力は、NANDの急速な大容量化にある。NANDは、市場を拡大するために、他の半導体デバイスより急ピッチな大容量化を必要としている。

 過去数世代、NANDフラッシュは1年数カ月で容量2倍のペースを続けてきた。NAND最大手の1つSamsung Semiconductorは、この経験則を「1年に2倍の容量増加」とより単純化して、『ファンの法則(Hwang's Law)』と呼んだ。他の半導体デバイスが、ムーアの法則の2年で2倍のペースで相対的にゆっくりと容量を増やすのを横目に、NANDはファンの法則で急激に容量を増やしてきた。それこそが、NANDの最大の強みだった。

 しかし、最近になってNANDの容量拡大にはペースの乱れが見えるようになった。その理由は、NANDのダイサイズ(半導体本体の面積)を見るとよくわかる。半導体チップのコストの大半を占めるのはダイ(半導体本体)。ダイが大きければ製造コストが上がるので、通常は一定以下のダイサイズになるまで量産しない。

 ダイが大きくなれば1枚のウェハから採れるダイ個数が減り、歩留まりも悪くなる。メモリはCPUほど歩留まりは悪くない(ITRS 2007のDefect Budget Technology Requirement AssumptionsではCPUが75%に対してフラッシュは85%)。それでも、ダイが小さければ、その分コストは下がるので、それに越したことはない。メモリは、最後は数セントの製造コストを争う戦いになるので、ダイサイズの差は重要だ。

 そこで、NANDフラッシュのダイサイズを、比較してみた。下の図は、ISSCCなどのカンファレンスで発表された数値をベースにしている。このチャートでは、各社のダイを時間軸で並べている。横の時間軸は、市場に登場したと思われる時期を基本にしているが、3-bit MLC製品のように通常のNAND製品ほどの量産を行なっていないデバイスも含まれているので定義は厳密ではない。微妙にずれている場合もあるかもしれないが、大まかな流れはつかむことができる。

NANDフラッシュのプロセス技術とダイサイズの推移

●NANDのスイートスポットのダイサイズは100平方mm台中盤

 上の図の中で、チップを示す四角形の色は容量を表している。例えば、グリーンが4Gbitsで、ピンクが8Gbitsだ。四角形の枠線の色は多値技術を示している。グレーの枠線が1セル1bitの2値製品である「SLC(Single-level Cell)」。ブルーの枠線が1セル当たり2bits(4値)の多値製品である「MLC(Multi-Level Cell)」。右の2008年頃からは、3bits/cell(8値)や4bits/cell(16値)の多値製品も現れる。3〜4bits/cellは、最近は「SMLC(Super Multi-Level Cell)」とも呼ばれ始めている。

 2bits/CellのMLCは、1bit/cellのSLCに対して、ほぼ同じダイサイズで2倍容量となる。実際には、ダイは全く同じだったりする。例えば、東芝の場合は、32GbitsのMLCと16GbitsのSLCが同一チップであると、昨年(2008年)12月のメモリシステムシンポジウムで、東芝セミコンダクターの百冨正樹氏(フラッシュメモリ技師長)は説明していた。フラッシュ製品を多く開発するバッファローによると、MLCとSLCの違いは、メモリセル自体ではなく、メモリセルへの読み書きの制御にあるので、同一ダイにできると言う。ただし、SMLCは、論文を見る限り別ダイだ。

 DRAMの場合、PC向けに量産するスイートスポットのダイサイズは100平方mm以下、一般的には80平方mmを切るあたりから量産と普及にギアがかかると言われている。それに対して、NANDのスイートスポットダイサイズはずっと大きく、130〜170平方mmをターゲットにしていると言われている。図の中でグリーンの帯で示したあたりが、このスイートスポットダイサイズだ。NANDメーカーは、これまでは、メモリ容量を大きくしても、このスポットに入るサイズになるようにNANDを作ってきた。

100/140/200平方mmのダイサイズ

●1年ちょっとで同じ程度のダイに2倍の容量が

 このチャートを一見してわかるのは、2006年頃まではNANDの容量とダイサイズは、順調なパターンを繰り返していたことだ。プロセス技術が移行すると、その毎に、120平方mm台から170平方mm台の範囲に収まるダイサイズで、2倍容量の次の世代のNANDチップが登場している。

 具体的には、120〜130nmプロセスではMLCが2Gbits、SLCが1Gbitで、どちらも130〜170平方mmどころか、120〜150平方mmにも楽に収まる。次の90nmプロセスならMLCが4Gbits、SLCが2Gbitsでダイサイズはほぼ同レベル。70〜60nm台のプロセスではMLCが8GbitsでSLCが4Gbits、当初はSamsungのダイが150平方mmを超えて苦しんだが、後半の60nm台になると各社ともダイを小さくおさめた。

 世代毎に、同じダイサイズ、つまり同じ製造コストで、容量を倍々にして来た経緯がわかる。つまり、プロセスの移行による微細化が、この世代でのNANDのファンの法則を支える大きな要素だったことになる。もっとも、これは130〜120nmプロセスから後の世代の話で、それ以前になると、別な要素が絡んでくる。

 プロセスの移行も1年〜1年半のサイクルでスムーズに進んで来た。実際には、メーカーによって時期の違いはあるが、大まかには移行のペースは短ければ1年、長くても1年半程度に収まっている。具体的には、2003年までは130〜120nmが主流だった。しかし、2004〜2005年には90nmへと主流プロセスが移り、2006年には70〜60nm台が主流となり、2007年から50nm台へと移っていった。

 下のスライドは、半導体市場調査会社DRAMeXchangeが、昨年(2008年)6月に開催したカンファレンス「Compuforum 2008」のもの。その隣のスライドは2007年のFLASH Memory SummitのSanDiskのものだ。これを見ると90nmプロセスが1年3カ月程度で交替し、70〜6xnmプロセスが1年半で交替、5xnmプロセスが1年ほどで4xnmプロセスへと交替しつつあることがよくわかる。

Compuforum 2008でのDRAMeXchangeが示したデータ 2007年のFLASH Memory SummitでSanDiskが示したデータ

●2007年のハーフノードへのプロセス移行でダイが大型化

 ここで、発表されているダイのサイズを見ると、5xnm世代で急に大きくなることがわかる。70〜6xnm世代の製品の倍容量となるのは16Gb MLCと8Gb SLC。しかし、どちらも発表された例では、これまでの枠をはみ出すサイズとなっている。ダイサイズは、メーカーによって違いはあるが、今までのパターンのダイサイズより、ダイが大きくなっている点は共通している。スイートスポットのダイサイズが170平方mm程度までとすれば、ギリギリ収まる程度だ。

 もっとも、これは、考えてみれば当たり前の話だ。それまでは、130nm→90nm→6xnmと、プロセスノードが1世代ずつシュリンクしていた。各世代毎に、平均ではリニアに7x%に微細化しており、2乗となる面積では50%に微細化している。つまり、プロセス微細化の効果だけで、セルサイズが半分に小さくなり、同面積のダイのメモリ容量が2倍へと増えていた。

 ところが、5xnmはハーフノードで、前の世代の6xnmからのシュリンク率が低い。だからダイはどうしても大きくなる。本来的には同じダイサイズで2倍容量にするなら、4xnm世代のプロセスに移行しなければならない。

 実際、4xnmプロセス世代になると、NANDのダイは一気に小さくなる。40nm台の各社の16G-bit MLCチップを見ると、110平方mm台から120平方mm台と、十二分に経済的なスイートスポットのダイサイズになっている。これは、時系列ではなく、プロセス世代でダイサイズを比較してみるとよくわかる。下の図がそれだ。50nm台のプロセスは、40nm台のプロセスへのハーフノードのステップであり、当然のようにダイが大きくなる。4xnm世代が、本来、ダイサイズが半分になるポイントだ。

NANDフラッシュのプロセス技術とダイサイズ(プロセス毎)

 こうして見ると、70〜6xnmプロセスから、次の4xnmプロセスへと移行していれば、すっきりしていたことがわかる。ダイサイズも今までのパターンで、倍容量で同サイズレベルを保つことができたはずだ。プロセスの微細化がやや足踏みをしたので、そこでダイサイズが大きくなったわけだ。

 5xnmプロセスが1年、4xnmプロセスが仮に1年だとすると、合計で5xから4xnmのプロセス世代に、2年留まることになる。これなら、ムーアの法則の2年で2倍と同じだ。つまり、過去2年の世代だけを見ると、ファンの法則からムーアの法則へとペースが落ちていることがわかる。

●市況の悪化でプロセス技術の移行を前倒しに

 今回の場合、NANDベンダーにとって不幸だったのは、ダイサイズが大きくなった時期と、市場が崩れた時期が重なったことだ。NAND市場は2007年後半に価格が下落して、それ以降は低迷して価格戦争になってしまっている。ちょうどコストが上がったところで、価格が下がったわけで、メーカーにとっては手痛い。

 下は、市場価格を調査しているDRAMeXchangeが昨年(2008年)示したスライドだ。2007年の中盤までは16G-bit MLCは最高16ドル台を保っていた。それが、2007年後半から急落して、2008年頭には5〜6ドルのレンジにまで下がってしまっている。この時点では、まだ各社とも5xnmプロセスなので、コストは高い。

NANDフラッシュの市場価格の変遷

 この状況で、メーカーによっては、5xnm世代から4xnm世代への移行を急ピッチで進めるところが出てきた。4xnmに急いで微細化すればダイを小さくしてコスト競争力を増すという論理だ。例えば、東芝は4xnmプロセスの量産計画を前倒ししている。2008年のメモリシステムシンポジウムの際には東芝は、従来計画を半年前倒しして、43nmプロセスの比率を2009年末で50%、2009年3月末で90%超にすると説明した。コストダウンのためプロセス移行を急いでいることは確かだ。

 NAND市場では、Samsungと東芝の後塵を拝しているIM Flash Technology(IMFT)もプロセスの移行を急いでいる。IMFTは、MicronとIntelのジョイントベンチャーで、34nmプロセスの製品の量産出荷を今年(2009年)5月に開始したとアナウンスした。

 プロセスの微細化で、NANDのダイサイズは、再び倍々のペースになる。東芝を例に取ると、43nmでは16G-bit MLCチップを最初に量産開始してから32G-bit MLC、8G-bit MLCと立ち上げており、中心は16G-bit MLCだった。しかし、今年中盤に立ち上げる30nm世代のプロセスでは32G-bit MLCチップを主力として量産する。16G-bit MLC品もほぼ同時に作るが容量世代としては32G-bit MLCへと移行すると見られる。

 これは、3xnmプロセスでは、32GbitsのMLC製品が、スイートスポットのダイサイズに収まるようになるためだ。IMFTは、同社の34nm版32G-bit MLCが172平方mmと経済的なダイサイズであることを強調している。それでも、70nmより以前のダイサイズより大きいが、スイートスポットのダイサイズにはギリギリで入っている。

●ムーアの法則より速いペースでプロセスを微細化

 こうして見ると、プロセスの微細化が、130〜120nmプロセス以降のNANDの容量の倍々ペースを支える重要なファクタであったことがわかる。プロセスが1世代進んで、同じダイサイズに2倍容量を載せられるようになる。プロセスの世代交代が1年から1年半置きに進んでいたから、ファンの法則は維持されていたわけだ。ムーアの法則でのプロセスの微細化は2年で1世代なので、NANDのシュリンクが急ピッチであったのも当然だ。

 ここでクエスチョンは、なぜ、NANDのプロセス移行だけ、ムーアの法則より速いペースで進んでいたのかという点になる。その答えは簡単で、メモリベンダーがNANDにどんどん先端プロセスを割り当てるようになったからだ。

 メモリベンダーは、NANDの量産を本格化する前は、DRAMより1世代かそれ以上遅れたプロセス技術でNANDを製造していた。メモリベンダーは、当初はDRAMに先端プロセスを投入し、DRAMで減価償却が終わった枯れたプロセス世代でフラッシュメモリの製造を行なっていた。それによって、NANDの低コスト化を図っていた。

 ところが、今は逆転しており、メモリベンダーはNANDの方にDRAMより進んだプロセス技術を使っている。つまり、NANDは、もともとDRAMよりも遅れたプロセス技術からスタートして、進んだプロセス技術へと急速に進んで来た。だから、ムーアの法則を上回るペースでプロセスノードを移行させることができたことになる。

 具体的には、90nmプロセス世代あたりで、DRAMとNANDのプロセスノードが同じになる。DRAM生産は、その後、2006年に80nmプロセスへとシフトしたが、NANDは同時期の2006年には7xnmの世代へと移行している。DRAMが7xnm世代へと本格移行したのは2007年頃からだ。ちょうど、2005年が両メモリのプロセス技術がクロスする時点で、その後は、NANDが先行することがよくわかる。

 面白いことに、こうした事情から130nmから7xnmプロセス世代の一時期まで、メモリベンダーは、NANDとDRAMでFabの生産調整を行なうことができた。DRAMeXchangeが、一昨年(2007年)5月に行なったカンファレンス「DRAMeXchange Compuforum 2007」では、DRAMとNANDの両方を製造するメーカーが、2種類のメモリにFabのアロケーションを行なっているとレポートしていた。つまり、NANDフラッシュがだぶつき市場価格が下がると、DRAMに生産を割り振るといった具合だ。SamsungやHynixといったDRAM大手は、NAND大手でもあるため、彼らが生産調整を行なうことによるDRAM価格への影響は大きかったという。

DRAMのプロセス技術とダイサイズ

●最先端プロセス技術に追いついてしまったNAND

 だが、過去数年でプロセス技術のドライバーはNANDにすっかり移ってしまった。今は、NAND向けに先端プロセス技術を開発、その製造設備をDRAMに転用するという流れになっている。ここでも、メモリ業界の主流が、DRAMからNANDへと移り変わったことがよくわかる。

 こうして見ると、130〜120nm以降のNANDのプロセス技術の異常なペースの微細化は、メモリベンダーの政策的な側面もあったことがよくわかる。DRAMより1世代古いプロセスから、今はDRAMより1世代先端のプロセスへと追い越している。この急ピッチなプロセス微細化があったからこそ、1年数カ月毎に同じダイサイズのチップを倍容量にするという荒技が可能になったのだ。もちろん、その影には、急ピッチの微細化に追従してメモリセルなどを開発したNANDメーカーの努力もあった。

 しかし、現在のNANDは、もうプロセス技術の最先端にまで追いついてしまった。2009年には30nmプロセス台の製品の出荷へと進んでいる。ロジックプロセスでは、Intelがまだ32nmプロセスの製品の量産出荷を始めていない。NANDが最先端だ。こうなると、もはやプロセス技術で追い越す余裕はなさそうだ。今までのような急激な微細化ではなく、ムーアの法則に従うしかなくなる。

 そのムーアの法則自体が、今までのペースを維持し続けることができるかどうかが危ういのに、NANDには別な問題もある。NANDにとってプロセスの微細化の壁はどんどん高くなりつつあり、移行が簡単には行かないのが現状だという。そもそも、現在のフローティングゲート構造のメモリセル自体の限界が近づいている

 そうなると、NANDの強みであり市場拡大の武器である、急激な容量拡大のペースを維持するには別な工夫が必要となる。その1つが、3〜4bits/CellのSMLCの導入であり、さらに遠地点では、微細化に頼らずNANDの容量を増やすことができる3D NANDメモリセル技術というわけだ。重要なことは、チップ面積当たりのメモリ容量の密度であり、それを増やし続けることができるなら、NANDを大容量化できるからだ。

NANDフラッシュのプロセス技術と密度

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