半導体メモリ技術に関する国際会議「国際メモリワークショップ(IMW：International Memory Workshop)」が5月25日に閉幕した。最終日の25日は、次世代不揮発性メモリがテーマとなっていた。前半に抵抗変化メモリ(ReRAM)のセッション、後半に相変化メモリ(PCMあるいはPRAM)のセッションが開催された。本レポートではそれぞれのセッションから、注目講演の概要をご報告する。

　講演順とは逆になるが、後半の相変化メモリ・セッションでとても興味深い(ひょっとしたら画期的な)技術発表があったので、先にご紹介したい。IBMとMacronix Internationalの共同研究チームが、1個のメモリセルに4bitを超えるデータを記憶する相変化メモリセル技術を発表したのだ(J.Liほか、論文集131ページ～134ページ)。

　相変化メモリとは、「カルコゲナイド化合物」と呼ばれる特殊な材料が金属状態(低抵抗状態)とアモルファス状態(高抵抗状態)の両方の状態(相)を有する性質を利用したメモリである。カルコゲナイド化合物をヒーター(電流を別の抵抗体に流す抵抗ヒーター)で加熱して冷却するときの温度と時間を制御することで、金属状態あるいはアモルファス状態を作る。それぞれの状態は極めて安定で、実用的な半導体メモリに要求される10年以上のデータ保持期間を十分に達成できる。

　相変化メモリのデータ書き換えに要する時間は、フラッシュメモリに比べると非常に短い。数十ns～数百nsとされている。またフラッシュメモリと違って消去の必要がない。

　相変化メモリのメモリセルは、セルを選択する素子(トランジスタあるいはダイオード)と記憶素子(カルコゲナイド化合物)で構成される。原理的に達成可能な記憶容量はDRAMと同じくらいになる。

　フラッシュメモリには、ランダム・アクセスが速いが記憶容量がそれほど大きくないNORフラッシュメモリと、ランダム・アクセスは遅いものの記憶容量が極めて大きなNANDフラッシュメモリがある。相変化メモリはランダム・アクセスの読み出しはNORフラッシュメモリなみで書き換えが非常に速く、記憶容量でもNORフラッシュを上回る可能性がある。そこで相変化メモリは当面、NORフラッシュの置き換えを目指して開発が進められてきた。

　ただしNORフラッシュメモリの市場規模は、NANDフラッシュメモリに比べるとはるかに小さい。現在のNANDフラッシュメモリの市場規模が150億ドル～200億ドルであるのに対し、NORフラッシュメモリの市場規模は40億ドル～50億ドルである(複数の市場調査会社のデータに基づく筆者の推定値)。もっと重要なのは、NORフラッシュメモリの市場規模は今後、あまり伸びる見込みがないことだ。

　NANDフラッシュメモリの市場を狙うには、相変化メモリの記憶容量を急激に拡大する技術を開発し、導入する必要がある。そこでIBMとMacronix Internationalの共同研究チームが考案したのが、相変化メモリセルの抵抗値を細かく分割して記憶する多値化技術である。相変化メモリの記憶素子は、カルコゲナイド化合物の金属相とアモルファス相の混合状態なので、抵抗値を連続的に変えられる。原理的にはNANDフラッシュメモリのメモリセルを超えるbit数のデータを、相変化メモリでは1個のメモリセルに格納できる。

　同研究チームは2Mセル個のメモリセルを格納したテスト・チップを試作し、4bit/セルを超えるスーパー多値記録の可能性を検証した。そしてなんと256通りもの抵抗値を読み出して見せた。これは8bit/セルに相当する多値記録である。実際には雑音余裕や誤り訂正などによるビット欠けを見込んで7bit/セルになると論文では説明している。それでも相当に大きな記録密度である。例えばフラッシュメモリ・ベンダーのNumonyx(現在はMicron Technology)は1Gbitの相変化メモリチップを45nmのCMOS技術で試作発表済みである。このチップにIBMとMacronixが共同開発した技術を適用できれば、7Gbitのランダム・アクセス可能な不揮発性メモリが完成する。

　Numonyxが試作した1Gbit相変化メモリ・チップのシリコン・ダイ面積は37.5平方mmと小さい。仮に4倍にしても、150平方mmである。45nm技術で150平方mmなので、製造技術を27nm技術に単純縮小するとシリコン・ダイ面積は54平方mmに縮まる。つまり、原理的には28Gbitの相変化メモリを54平方mmで実現できることになる。これをそのまま64Gbitに換算すると、123平方mmとなる。

　ちなみに、IntelとMicronが共同開発した64Gbit NANDフラッシュメモリのシリコン・ダイ面積は、25nm技術でMLC(2bit/セル)方式のときに167平方mm、TLC(3bit/セル)方式のときに130平方mmである。つまり、27nm技術で7bit/セル方式を導入した64Gbitの相変化メモリが、NANDフラッシュメモリよりも小さな123平方mmのシリコン・ダイとなる技術的な可能性が示されたのだ。

　もちろん実用化にはまだ遠く、技術課題は山積している。そもそも、カルコゲナイド化合物は抵抗値が安定しないのだ。使用中にbit化けを起こす可能性は少なくない。また根本的な問題として、メモリセル当たりのbit数を増やすと書き込み時間と読み出し時間が長くなっていく。ただし読み出しレイテンシについては7bit/セルで5μsであり、NANDフラッシュ(MLC方式)の35μs～50μsに比べれば短いとしている。

2M個のメモリ・セルを内蔵した相変化メモリのシリコン・ダイ写真。左は金属配線を形成後、右は金属配線を形成前に撮影したもの	メモリ・セル・アレイの回路(左)とメモリ・セルの構造(右)。製造技術は90nmのCMOS技術。メモリ・セル面積は0.2平方μm。記憶素子の材料はGST(相変化メモリの記憶素子としては一般的な材料)である	データ読み出しの原理。参照電圧(リファレンス電圧)をゼロ電圧から連続して一定のペースで上げていき、メモリ・セルの読み出し電圧とクロスするまでの時間をクロック・カウンタで計測する。カウンタの値が、読み出したデータ・ビットに相当する

　抵抗変化メモリのセッションでは、CMOSロジックとプロセス互換の抵抗変化メモリ・チップを技術開発企業のAdesto Technologiesが試作し、その評価結果を発表した(S.Hollmerほか、論文集107ページ～110ページ)。マイクロコントローラやマイクロプロセッサなどとの混載を狙ったメモリである。

　製造技術は130nmのCMOSプロセスである。メモリチップの記憶容量は1Mbit。読み出し時間は20nsと短い。書き込み(プログラム)の電圧/電流/時間は1.3V/10μA/250nsであり、フラッシュメモリよりもはるかに高速である。

　メモリ・セル・レベルでの書き換えサイクル数は10万回、データ保持期間は10年だとする。チップ・レベルでの信頼性データは公表していない。

　メモリ・セルは、1個のセル選択トランジスタと1個の抵抗変化素子(データ記憶素子)で構成している。抵抗変化メモリとしてはごく普通のメモリ・セル回路である。動作原理は、固体電解質のイオンによる電気伝導経路(CB：Conductive Bridge)を絶縁膜中に形成することで低抵抗状態を作り出すというもの。Adesto Technologiesでは「CBRAM」と呼んでいる。記憶素子の材料は公表していない。

試作した1Mbit抵抗変化メモリのブロック図(左、全体の半分だけ)とシリコン・ダイ写真(右)

メモリ・セルの構造と動作性能(左)、メモリ・セル・アレイの回路(右)。設計ルール(F)で換算したメモリ・セル面積は22F2とかなり大きい

　最終日の最終講演が終了した後、ゼネラル・チェア(総合議長)によるIMW 2011開催報告と次回の案内があった。参加人数は281名で、北米(米国とカナダ)が60%、アジア(日本を含む)が25%、欧州が15%である。アジアからの参加者は日本が多数を占めた。会場内を歩いた印象でも、日本人参加者がかなり多かった。

　次回のIMW(IMW 2012)は2012年5月20日～23日にイタリアのミラノで開催する予定である。IMW 2012でも、エキサイティングな成果が数多く登場することを期待したい。