スティーブン・ウー博士

　米Rambusは1月31日(現地時間)、SoCメモリ間インターフェイスの差動シグナリングにおいて、最高20Gbpsの速度を達成する技術を発表した。これに伴い日本で9日、実際のデモを交えた説明会が行なわれた。

　説明会には、Rambusのテクニカルディレクター スティーブン・ウー博士が来日し、技術誕生の背景や説明を行なった。

　近年、グラフィックスカードを中心とし、高性能/大容量メモリへの需要が増加しているが、熱と電力設計、配線パターンによるバス幅の拡張がすでに限界に達しつつある。そのため、熱と電力設計、配線パターンをなるべく維持しながら性能を向上させるためには、メモリそのもののデータレートを引き上げる必要性があると説明した。

　その一方で、プロセス微細化に伴う開発コストの増大と、開発人員数の縮小が課題になっていると指摘。半導体開発者はその開発コストを補うために、新しいプロセッサの設計段階において、さまざまな市場に適応できる複数のメモリタイプをサポートできるものを設計しなければならないと述べた。

　代表的な例がグラフィックスで、エントリー向けではDDR3を採用し、帯域幅は10～30GB/sec前後、ミドルレンジではGDDR5を採用し、帯域幅は50～200GB/sec前後になっている。将来的にハイエンドのグラフィックスプロセッサでは、300～500GB/secもの帯域を持つ次世代メモリが必要になるだろうとした。

高性能/大容量メモリへの需要とその課題	多種のメモリをサポートしなければならないグラフィックス分野

　今回Rambusが開発した技術は、テラバイトバンド幅イニシアチブ(TBI)のもと開発されたもので、差動シグナリングで20Gbps、シングル・エンド・シグナリングにおいても最高12.8Gbpsの動作速度を、TSMCの40nmプロセスで試作したテストシリコンで実現した。

　動作速度だけでなく、20Gbpsの差動シグナリングにおいて、6mW/Gbpsの電力効率を実現。また、マルチモーダル機能を提供する「FlexMode」インターフェイス技術を導入し、ピン数を抑えながらシングル・エンドおよび差動のどちらのシグナリングにも対応できるインターフェイスを採用した。

　高速性を維持しながら低コスト化も可能としており、差動シグナリングによる20Gbpsの速度は4層基板、シングル・エンド・シグナリングによる12.8Gbpsの速度は6層基板で実現できるという。

　FlexModeの仕組みとしては、GDDR5やDDR3などのシングル・エンドのシグナリングにおいては、コマンドのピンが多く、データのピンが少ない。一方差動シグナリング方式ではコマンドピンが少ないが、データのピンが多い。FlexModeではこのピンの差異を吸収し、1つピンにおいて、データのピンとしてもコマンドのピンとしても機能するようにしたことで、物理的なフットプリントを維持しながら両方のシグナリング方式をサポートした。なお、この機能は必然的にルーティングが異なるので、実装の際にパッケージを別にするか、それとも基板のみの変更で対応するのかは、半導体の開発者次第だとした。

【2月15日訂正】シングル・エンドのシグナリングと差動シグナリングのコマンドピンとデータピンの多少について記述に誤りがありました。お詫びして訂正します。

今回開発した技術の概要	DDR3/GDDR5、そしてTBIメモリの3種類に対応したテストボード	FlexModeの仕組み
TBIに基づいた技術	TBIに向けたマイルストーンの一環	今回の技術の主な特徴

　最後に同氏は、「我々は2007年に16Gbps以上のシグナリングを実現し、2009年にXDRとXDR2をサポートするマルチモーダル物理層を発表した。今回の技術はこの両方の技術をかけ合わせたものであり、今後のニーズをカバーできるメモリインターフェイス技術だ」と述べた。

　なお、この技術の詳細について今後行われるカンファレンスなどで発表する予定。

　質疑応答では、この技術を採用した新製品の登場時期について、ウー博士は「市場のニーズ次第ではあるが、採用が増えるのは28nmや22nmプロセスと同時期になるだろう。また、開発者にも依存し、従来のメモリインターフェイスを継承するものもあれば、今回の新技術を採用する製品も出てくるだろう」という見解を示した。また、シリコンの実装面積については、「既存のインターフェイスから若干増える程度で、それほど大規模にはならない」と答えた。

16.9Gbps差動シグナリングのシグナルアイ	12.7Gbpsシングル・エンド・シグナリングのシグナルアイ	GDDR5駆動時のシグナルアイ