高速メモリインターフェイス技術の開発企業である米Rambusの日本法人ラムバスは、半導体メモリ/システムの開発者向け技術セミナー「ラムバスデザインセミナIn東京」を4月7日に東京都渋谷区のセルリアンタワー東急ホテルで開催した。

　ラムバスは3～4年前までは、講演会兼展示会の大規模なイベント「ラムバスデベロッパフォーラムジャパン」を年に1回、開催していた。最近では半導体業界の景気後退を反映し、規模を大幅に縮小したイベント「ラムバスデザインセミナ」に変えている。2009年10月には大阪で同セミナを開催しており、今回の東京開催はこれに続くものになる。

　今回のセミナは、午前がラムバスによる総論とメモリパートナー企業による講演、午後がラムバスによる技術講演で構成されていた。あいにく、報道関係者を含めて講演スライドの撮影と講演の録音が禁止されていた。そこでRambusおよびラムバスが発表した講演スライドを交えながら、セミナーの内容をご報告する。ラムバスによると講演スライドは後ほど同社のウエブサイトにアップロードされるということなので、ご興味のある方は参照されたい。

　ラムバスの高速メモリインターフェイス技術を利用して製品化されたDRAMの最新世代は「XDR DRAM」と呼ばれている。DRAM大手ベンダーのエルピーダメモリと韓国Samsung ElectronicsがDRAMチップを量産中である。

　XDR DRAMの基本的な設計思想は、システムクロックの8倍の速度でデータを転送することで、広いバンド幅を実現するというもの。現在はシステムクロックが400MHzでピン当たりの転送速度が3.2Gbpsと、システムクロックが500MHzでピン当たりの転送速度が4.0GbpsのDRAMチップが製品化されている。記憶容量は1Gbitと512Mbitである。バス幅が16bitでシステムクロックが400MHz(同3.2Gbps)のXDR DRAMだと、6.4GB/secのバンド幅が得られることになる。

XDR2の構想が登場した当時における、XDRとXDR2の主な違い。2005年のラムバスデベロッパフォーラムジャパンでラムバスが発表したスライドから

　XDR DRAMから先の次世代品に対するラムバスの取り組みは、非常に早かった。2005年のラムバスデベロッパフォーラムジャパンでは、次世代メモリ「XDR2 DRAM」の概要を公表済みである。

　XDR2 DRAMの基本的な設計思想は、システムクロックはそのままで、データの転送速度をXDR DRAMの2倍に高めるというもの。つまり、システムクロックの16倍の速度でデータを転送する。例えばシステムクロックが400MHzだと、データ転送速度はピン当たり6.4Gbpsになる。標準仕様としてはシステムクロック500MHz、ピン当たりの転送速度8.0Gbpsが想定されていた。

　メモリインターフェイスそのものは、XDR DRAMとXDR2 DRAMで互換性を保つとしていた。大きな違いはXDR2 DRAMでは「マイクロスレッディング(Microthreading)」と呼ぶバンクインターリーブ技術を採用することでデータの入出力速度を高める点にあった。

TBI(Terabyte Bandwidth Initiative)を支える3つの要素技術。2008年の「MemCon2008」でRambusが発表したスライドから

　その2年後には早くも、次々世代の高速メモリインターフェイス技術をラムバスは公表する。2007年のラムバスデベロッパフォーラムジャパンで、システムクロックの32倍の速度でデータを転送するメモリインターフェイス技術「TBI(Terabyte Bandwidth Initiative)」を発表した。

　XDR2 DRAMの製品化時期は2009年、TBI技術を利用したメモリの製品化時期は2010～2012年と発表当時は説明されていた。しかし2010年4月現在、XDR2 DRAMは実用化されていない。2007年～2008年にDDR/DDR2 SDRAMの価格が暴落したことが、XDR DRAMの普及を大きく阻害した。テレビゲーム機器の「PlayStation 3」(PS3)にXDR DRAMが採用されたことは良く知られているものの、PS3以外の目立った導入事例があまりない。このため開発ロードマップにはいくつかの変更が加えられた。

　(1)XDR2 DRAMの商用化が延期されるとともに、XDR DRAMのカバー範囲(バンド幅)とXDR2 DRAMのカバー範囲が見直された
　(2)XDRインターフェイスの製造コストを下げる手法が開発された
　(3)モバイル機器向けの高速メモリインターフェイス技術が開発された

　本セミナでも、これらの開発実績が紹介された。その内容を交えながら、修正された開発ロードマップを紹介していこう。

　修正された開発ロードマップ(1)では、XDR DRAMのカバー範囲(バンド幅)を3.2Gbps～7.2Gbpsに広げた。以前はXDR DRAMのピン当たりバンド幅は最大で6.4Gbpsとされ、6.4Gbps以上を次世代のXDR2 DRAMがカバーするとされていた。XDR DRAMの上限が高められたのに伴い、XDR2 DRAMはピン当たりで10Gbps以上(今のところ最大で12.8Gbps)のバンド幅をカバーするメモリに位置付けを変更された。

　このためXDR2 DRAMには、TBIの要素技術である「FDMA(Fully Differential Memory Architecture)」、「Flex Link C/A(Command/Address)」、「非対称等化(Asymmetric Equalization)」、「Enhanced Flex Phase」が導入されることになった。すなわちDRAMコントローラの互換性は失われ、XDR2専用のコントローラ回路が用意される。ラムバスはXDR2とXDRの両方に対応したデュアルモードのコントローラ回路を開発する予定である。

　なお「FDMA」は、データ入出力信号、コマンド入力信号、アドレス入力信号のすべてを差動伝送する技術。現行世代のXDRではコマンド入力信号とアドレス入力信号をシングルエンドで伝送しており、XDR2でも当初はこれを踏襲する予定だった。より広いバンド幅を確保するため、コマンド入力信号とアドレス入力信号も信号品質の高い差動伝送に変更された。

　また「Flex Link C/A」は、コマンド/アドレス(C/A)入力信号を2ピンのシリアルリンクで伝送する技術のこと。現行世代であるXDR DRAMのリクエスト信号入力は12ピンあり、パラレルに信号を入力していた。「Flex Link C/A」はポイント・ツー・ポイント接続なので、1個のDRAMには最低でも1個のC/Aシリアルリンクを割り当てる必要がある。一方で複数のC/Aシリアル・リンクと1個のDRAMを接続しても構わないので、接続するDRAMメモリ全体の記憶容量や1回にアクセスする記憶容量(グラニュラティ)などを柔軟に選択できる。

　それから「非対称等化(Asymmetric Equalization)」はコントローラ側だけに等化(イコライズ)回路を入れること、「Enhanced Flex Phase」は伝送波形の位相を細かく調整する技術を意味する。

新たに定義されたXDR DRAMとXDR2 DRAMの位置付け。2009年10月に大阪で開催されたラムバスデザインセミナでラムバスが発表したスライドから	XDR2 DRAMに導入される主な要素技術。ラムバス デザイン セミナでラムバスが発表したスライドから

　修正された開発ロードマップの(2)では、XDR DRAMコントローラのパッケージコストを下げる手法が開発された。これまでのBGAパッケージを、低コストのLQFPに変更する。この変更によってパッケージのコストは約1/3に減るとしている。

　ただし、LQFPを採用するとパッケージのインダクタンスが増加し、信号波形の品質に悪影響を与える恐れがある。ラムバスによる検証では、データ信号は差動伝送なので信号品質の劣化は問題にならなかったものの、コマンド入力信号とアドレス入力信号はシングルエンド伝送であるために信号の劣化が大きかった。そこで電源ピンを増やすことで信号の劣化を抑制し、ピン当たり3.2Gbpsのバンド幅を確保できた。

BGAパッケージとLQFPの比較。ラムバスデザインセミナでラムバスが発表したスライドから	データ信号線と電源線、接地(グランド)線の配置。データ信号線2本に対して電源/接地線を1本の割合で配置している。ラムバスデザインセミナでラムバスが発表したスライドから	コマンド/アドレス入力信号線と電源/接地線の配置。入力信号線2本に対して電源/接地線を1本の割合で配置している。ラムバスデザインセミナでラムバスが発表したスライドから
信号劣化に対する解決策。コマンド/アドレス入力信号線の間に電源線を追加し、入力信号線1本に対して電源/接地線を1本の割合で配置した。ラムバスデザインセミナでラムバスが発表したスライドから	コントローラチップを内蔵したLQFP(右下)とXDR DRAM(左の2チップ)を搭載した試作基板。ラムバスデザインセミナIn東京の講演会場で展示された	試作基板で伝送した信号のアイ・パターン。ラムバスデザインセミナIn東京の講演会場で展示された

　修正された開発ロードマップの(3)は、2009年2月にRambusが「MMI(Mobile Memory Initiative)」の名称で開発の着手を発表した技術である。この2月(2010年2月)には、「Mobile XDR」の名称で正式に開発を発表していた。

　Mobile XDRインターフェイスのデータ転送速度はピン当たり2.7Gbps～4.3Gbpsで、32bit幅のDRAMだと10.8～17.2GB/secのバンド幅になる。1Gbps当たりの消費電力が2.2mWと低いことを特長とするインターフェイスだ。DDRメモリ系のモバイル用DRAMインターフェイス仕様「LPDDR2」に比べると、6.4GB/secのデータ転送速度を達成するのに必要な消費電力は1/2.6で済むという。

　消費電力の低減には、小振幅の差動伝送を採用したことと、信号レベルを接地(グランド)付近に低くしたことが大きく寄与している。差動伝送は高速伝送に向くものの、シングルエンドに比べると消費電流が高くなりがちである。信号レベルをグランド付近とすることで、消費電流を低く抑えた。この小振幅差動伝送技術をラムバスは「VLSD(Very Low Swing Differential Signaling)」と呼んでいる。

「MMI(Mobile Memory Initiative)」の概要。ラムバスデザインセミナでラムバスが発表したスライドから	MMI(正式名称は「Mobile XDR」)を構成する主な要素技術。ラムバスデザインセミナでラムバスが発表したスライドから	小振幅差動伝送技術「VLSD(Very Low Swing Differential Signaling)」の概要。中間電位の100mVを中心に、50mVと150mVの間で信号電位を遷移させる。Rambusのホームページから

　またDRAMの製造コストを削減するため、クロック用のPLLをコントローラ側だけに配置する構成とした。これをラムバスは「Flex Clocking」アーキテクチャと呼んでいる。

　さらに、「APSM(Advanced Power State Management)」と呼ぶ低消費電力モードを用意した。P4(アクティブ)、P3(クロックストップ)、P2(パワーダウン)、P1(ディープパワーダウン)の4種類の動作モードがあり、P1からP4に移行するのに必要な時間はわずか50nsだとしている。

「Flex Clocking」アーキテクチャの概要。Rambusのホームページから	MMIにおける低消費電力モード「APSM(Advanced Power State Management)」の概要。Mobile XDRではP0が削除され、P1～P4のみとなっていた。ラムバスデザインセミナでラムバスが発表したスライドから

　修正された開発ロードマップから感じるのは、Rambusはかつてはデータ転送速度の向上を追求してきたが、最近ではデータ転送速度を維持しながら、製造コストを下げる、消費電力を下げるといった使いやすさを高める方向へと転換していることだ。XDRインターフェイスのピン当たり3.2Gbpsというデータ転送速度は、今でも十分に高い。この特長を活かした新たな試みがどのような展開をみせるか。この先が楽しみだ。