RDF-J 2007レポート

RDF-J 2007のロゴマーク

会期：11月28日～29日

会場：セルリアンタワー東急ホテル(東京都渋谷区)

　高速メモリインターフェイス技術の開発企業である米Rambusの日本法人ラムバスは、半導体メモリシステムの開発者向け技術フォーラム「ラムバス デベロッパ フォーラム ジャパン 2007」(RDF-J 2007)を開催した。ラムバスは高速メモリインターフェイスを継続して開発してきた企業で、RDF-Jでは高速メモリインターフェイス技術に関する最新情報を披露することが恒例となっている。

　今回のRDF-J 2007では、次々世代の高速メモリインターフェイス技術「Terabyte Bandwidth Initiative」を発表するとともに、28日の午後に記者会見を開催した。記者会見の模様はすでに報じられているので、本レポートではRDF-J 2007の関連講演を中心に、「Terabyte Bandwidth Initiative(以下はTBIと略記)」の姿をなるべく詳しく紹介する。

　TBIを一言でまとめてしまえば、「ピン当たり16Gbpsでデータを入出力する技術」となる。2007年時点で入手できる最も高速な半導体メモリ「XDR DRAM」は、ラムバスが開発した高速インターフェイス技術「XDR(eXtreme Data Rate)」を採用している。ピン当たりのデータ転送速度は4.0Gbpsである。2008年にはデータ転送速度を4.8Gbpsに高めたXDR DRAMが量産されるものの、XDRの代表的なデータ転送速度は4.0Gbpsなので、TBIはXDRの4倍の速度を目指していることが分かる。

　XDRを現行世代の高速メモリインターフェイスとすると、次世代は「XDR2」インターフェイスである。標準的なデータ転送速度はピン当たり8.0Gbpsで、XDRのちょうど2倍である。XDR2技術の概要は2005年のRDF-Jで発表された。TBIを「次々世代」と呼んだのは、XDRとTBIの間にXDR2が存在するからである。TBIはXDR2からみると、XDRからXDR2への進化と同様に、データ転送速度を2倍に向上させる技術に相当する。

　TBIに準拠したDRAMは、最大で32bit幅のデータバスを備える。XDR/XDR2 DRAMのデータバスは最大で16bit幅なので、データバス幅はTBIで2倍に広がることになる。TBIに準拠したDRAM(TBI DRAM)を16個並べることで、1TB(1,024GB)/secのデータ転送速度を実現する構想である。すなわち32bit(4B)×16Gbps×16個で1,024GB/secだ。ちなみに同じ1,024GB/sのデータ転送速度を実現しようとするとXDR DRAM(16bit幅、4.0Gbps)では128個のDRAMが、XDR2 DRAM(16bit幅、8.0Gbps)では64個のDRAMが必要になる。

　ラムバスによると、TBIのような超高速メモリインターフェイスを必要とするのは、グラフィックスプロセッサや据置き型TVゲーム機などである。両者が使用してきたメモリインターフェイスの速度は、2005年までの10年間で50倍～100倍と急激に増えた。現在のグラフィックスプロセッサは128GB/sec、TVゲーム機は25GB/sec～50GB/secでメモリとデータをやり取りしている。将来はそれぞれ、500GB/sec以上、300GB/sec以上を要求するようになると、ラムバスは予測する。

「Terabyte Bandwidth Initiative(TBI)」の概要。英文名は「テラバイトのデータ転送速度を実現する構想」の意味	XDRからXDR2への流れ。2005年のRDF-Jでラムバスが発表したスライドから	XDRとXDR2の違い。2005年のRDF-Jでラムバスが発表したスライドから。なおエルピーダメモリのRDF-J 2007講演資料によると、XDR2インターフェイスを搭載したDRAMは2009年に製品化される計画になっている

1TB/secのデータ転送速度を実現するメモリシステムの構成例。入出力ピンの数から、メモリコントローラのシリコン面積の最小値が決まってしまうことに注意されたい	グラフィックスプロセッサと据置き型TVゲーム機のメモリバンド幅(データ転送速度)の推移

　「TBI」の基本的な設計思想は、既存のインフラストラクチャをなるべく活かして高速化を図ることにある。TBIの実装に必要な配線層数は4層で、標準的で安価なプリント基板を利用できる。信号配線に必要な層数は2層である。あとの2層は1層が電源面、もう1層が接地面となるのだろう。ボード設計者からみると、極めて標準的な配線層数である。気になるのは配線長の制限だが、その点は情報が入手できていないのでご容赦願いたい。

　今回のRDF-J 2007および記者会見では、TBIには少なくとも3つの新しい要素技術を導入することが明らかになった。それは(1)FDMA(Fully Differential Memory Architecture)、(2)Flex Link C/A(Command/Address)、(3)32X Data Rateである。

　「FDMA」は、データ入出力信号、コマンド入力信号、アドレス入力信号のすべてを差動伝送する技術のこと。XDR/XDR2ではデータ入出力信号は差動伝送しているが、コマンド入力信号とアドレス入力信号はシングルエンド伝送であり、データ信号よりもゆっくりと伝送している。ここを差動伝送に変更することで、データ入出力信号と同じ速さで伝送できるようになる。「Flex Link C/A」は、コマンド/アドレス(C/A)入力信号を2ピンのシリアルリンクで伝送する技術のこと。コントローラとメモリをポイントツーポイントで接続する。「32X Data Rate」は、システムクロックの32倍の速度でデータを伝送する技術のこと。システムクロックは500MHzである。1クロックサイクルでデータとコマンド/アドレス(C/A)の両方を32bitずつ、送受信できる。

　これらの要素技術の中で既存のDRAM技術とかなり違っているのが、「Flex Link C/A」である。ラムバスのDRAMインターフェイスではコマンド信号とアドレス信号をリクエスト信号にまとめて伝送している。XDR DRAMのリクエスト信号入力は12ピンあり、パラレルに信号を入力する。これが「Flex Link C/A」では2ピンになり、シリアルに信号を入力する形式に変わる。1サイクルのシステムクロック(2ns)で32bitのリクエストパケットをコントローラからメモリに送信する。

　「Flex Link C/A」はポイントツーポイント接続なので、1個のDRAMには最低でも1個のC/Aシリアルリンクを割り当てる必要がある。一方で複数のC/Aシリアルリンクと1個のDRAMを接続しても構わないので、接続するDRAMメモリ全体の記憶容量や1回にアクセスする記憶容量(グラニュラリティ)などを柔軟に選択できる。

TBIで導入する3つの要素技術	FDMA(Fully Differential Memory Architecture)技術の概要。TBIでは、高速信号伝送に適した差動伝送をクロック、データ、コマンド/アドレスのすべての信号線に適用する	Flex Link C/A(Command/Address)技術の概要。ポイントツーポイントのシリアルリンクでC/A信号を伝送する

32X Data Rate技術の概要。システムクロック(500MHz)の32倍の周波数で信号を伝送する。なお現行のXDR技術では、システムクロックの8倍の周波数で信号を伝送している	Flex Link C/A(Command/Address)技術の概要(続き)。XDRインターフェイスで開発されたFlexPhase技術が適用される
Flex Link C/Aを使ってメモリシステムの記憶容量を変更した例。 C/Aは4リンク、データ入出力は1リンク(32bit幅)をコントローラに搭載した。32Bを1回にアクセスする構成である。DRAMの個数を1個、2個、4個と変更できる	Flex Link C/Aを使ってメモリアクセスの記憶容量(グラニュラリティ)を変更した例。C/Aリンクが1個の場合は、128Bが1単位となって読み出される。読み出しの単位を減らしたい場合は、C/Aリンクの数を増やす

　ラムバスはRDF-J 2007の展示会場に、TBIのデモボードを出品し、ピン当たり16Gbpsのデータ伝送を実現してみせた。1個のコントローラチップと、2個のメモリチップを搭載したボードである。2個のメモリチップで32bit幅のバスを構成しており、64GB/secの伝送を実行した。またFlex Link C/Aに内蔵したFlexPhase技術によって伝送遅延時間を自動的に調整する様子を示していた。

　試作したボードのシステム構成をもう少し詳しく述べると、コントローラ側は4リンクのFlex Link C/Aと32bit幅のデータ(DQ)リンクを搭載し、メモリ側は1リンクのFlex Link C/Aと16bit幅のDQリンクを搭載する。といっても実際にはコントローラやDRAMなどは入手できない。そこで、シリコンの半分をコントローラ回路、残り半分をメモリ回路としたテストチップを設計、製造した。このテストチップを3個、デモボードに搭載している。3個の中で1個がコントローラチップであり、残りの2個がメモリチップである。コントローラチップはコントローラ回路だけを動かし、メモリ回路は外部と接続しない。メモリチップはメモリ回路だけを動かし、コントローラ回路は外部と接続しない。目的別に1個のチップを使い分けた。

TBIのデモボードに搭載したメモリサブシステムの構成	デモボード全体の外観。左側全体が電源供給線と計測用配線のコネクタになる。中央がコントローラ。その右がメモリ	テストチップの内部ブロック。コントローラ回路とメモリ回路の両方を搭載したテストチップを設計、試作した。コントローラ回路あるいはメモリ回路のどちらかだけを動かすことで、使い分ける。なおメモリ回路は、SRAMによってDRAMをエミュレーションしている。製造プロセスは台湾TSMCの65nm汎用CMOSプロセスとみられる
RDF-J 2007の展示会場に出品されたデモボードの実物写真。中央のソケットにコントローラチップ(テストチップのコントローラ回路だけを動かしたもの)が収納されている。ソケットのすぐ右にメモリチップ(テストチップのメモリ回路だけを動かしたもの)が上下に2個見える。コントローラチップはパッケージにフリップチップ接続し、メモリチップはパッケージにワイヤボンディング接続してある	コントローラの出力波形。イコライズなしの場合。アイパターンがまったくみえていない	コントローラの出力波形。イコライズありの場合。きれいなアイパターンがみえる。ピークツーピークのジッタは13.6ps

　ラムバスは過去、高速インターフェイスを実現する数多くの要素技術を開発しており、開発済みの要素技術の積み重ねによってデータ転送速度を高めてきた。TBIに関する発表では3種類の要素技術を紹介していたが、XDR2インターフェイス向けに開発している技術もTBIには組み込まれると予想する。出力信号の低周波側の利得を意図的に抑えて高周波側の信号ひずみを抑える技術「Transmit Equalization」、コントローラとメモリの間の遅延時間を動的に補正する技術「Adaptive Timing Ajustment」などである。

　いずれにせよ、2nsというわずかな時間で32bitのデータを伝送することは容易ではない。1bitに62.5psしか割り当てられないのだ。ラムバスは記者会見で、TBIの製品化を3年～5年後と述べていた。XDR DRAMが製品化され、システムに採用されるペースを見ていると、3年後というのはいささか早すぎるように思える。5年後あるいはその先、というのが実際のところではないだろうか。

□Rambusのホームページ
http://www.rambus.com/jp/
□ニュースリリース(英文)
http://www.rambus.com/jp/news/press_releases/2007/071128.html
□ラムバス デベロッパ フォーラム ジャパン(RDF-J) 2007のホームページ
http://forum.rambus.co.jp/
□Terabyte Bandwidth Initiativeに関するホームページ(英文)
http://www.rambus.com/us/products/terabyte.html
□XDR2インターフェイスに関するホームページ
http://www.rambus.com/jp/products/xdr_xdr2/xdr2.html
□関連記事
【11月28日】Rambus、1TB/secのメモリバンド幅を実現する構想
http://pc.watch.impress.co.jp/docs/2007/1128/rambus.htm
【10月5日】エルピーダ、4.8GHz動作のXDR DRAMを12月にサンプル出荷
http://pc.watch.impress.co.jp/docs/2007/1005/elpida.htm

(2007年11月30日)

[Reported by 福田昭]