後藤弘茂のWeekly海外ニュース
多様化でDRAMが変わる、メモリ階層が変わる
（2014/5/26 06:00）
DRAMが変わる、メモリ階層が変わる
そう遠くない将来、コンピュータのメモリ階層が変わり始める。一部のハイエンドプロセッサから、ワーキングメモリが広帯域DRAMと大容量DRAMの2層に変わり始める。その結果、連続したメモリアドレスの中に速度の異なる2種類のメモリが混在するようになる。
また、長期的には、DRAMのプロセス微細化の鈍化とともに、大容量DRAMは次第に次世代不揮発性メモリに置き換えられる可能性がある。そうした流れになると、オフチップのメモリ階層は、広帯域DRAMと大容量不揮発性メモリ、ストレージクラスメモリの3階層の構成を成すようになる。
メモリ技術の進化の先行きで、こうしたメモリ階層の変化が予想されるようになり始めた。上は昨年(2013年)のメモリカンファレンス「Memcon」でのSamsungの基調講演「New Directions in Memory Architecture」(Bob Brennan, Senior Vice President, Memory System Architecture Lab, Samsung Semiconductor, Inc.)のスライドだ。これはSamsungの予測だが、ある程度似たような移行シナリオはほかのメモリベンダーも描き始めている。
DDR系の汎用メモリモジュール向けのDRAMが行き詰まり、スタックドDRAMが広帯域DRAMとして台頭。そして、(うまく行けば)新不揮発性メモリが、ワーキングメモリの領域に進出する。ここに見えるのは、DRAMの分化・多様化と新メモリの台頭、そしてメモリ階層構造の根本変化だ。こうした変化が起きると、長年に渡って保たれて来たメモリ階層が崩れ、コンピュータシステムの作り方が変わり始める。
一部の業界関係者がこうしたストーリーを予測する背景には、DRAMがさまざまなチャレンジに直面していることがある。根本的な問題としては、DRAMのプロセス技術の微細化が止まり始めて、チップの大容量化が鈍化し始めている。その状況で、DRAMは、プロセッサの性能向上に合わせたメモリ帯域の拡張と、メモリ容量の要求という相反するニーズに対応しなければならない。
広帯域のスタックドDRAMの登場は、こうした状況に対応した変化の最初の1歩とも言える。DRAMベンダーは、新しいDRAM技術「HBM(High Bandwidth Memory)」をGDDR5後継の広帯域メモリとして導入しつつある。メモリモジュールベースのDDR系メモリの高速化の道から離れて、GPU/CPU/SoCにより近いオンパッケージの広帯域メモリとしてHBMを推進している。旧来のDRAMソリューションの枠から外れた広帯域DRAMだ。
メモリアクセスをインテリジェントに制御する必要
HBMのようなDRAMの導入は、メモリ階層を変革する可能性を持つ。GPUの場合は、HBMだけでビデオメモリを構成する方向にある。しかし、CPUの場合は、GPUと異なりメモリ容量やメモリ増設の柔軟性が求められるため、HBMを使う場合もDDR系メモリモジュールとの組み合わせになると見られる。
Intelはすでに、自社製のeDRAMをHaswell(ハズウェル) GT3eのキャッシュメモリとして搭載している。しかし、IntelのカスタムDRAMのようなソリューションは極めて高コストになるため広くは浸透できない。HBMがその領域に浸透して来る可能性があり、その場合は、冒頭のSamsungのプレゼンテーションのように帯域の異なる2種類のDRAMが混在することになる。
IntelはeDRAMをハードウェア管理キャッシュとして使っているが、そのため膨大なtagRAMをCPUに内蔵しなければならなかった。Intelのアプローチは異例で、通常はハードウェアキャッシュではなく、帯域の異なるメインメモリ領域として使うと見られる。しかし、その場合は、ハードウェア的に異なる2種類のDRAMを混在させてうまく使えるようにしなければならない。言い換えれば、ソフトウェア側がメインメモリ上でのメモリ種の違いを意識して処理できなければならない。
具体的には、帯域が必要な頻繁に使用するホットなデータはHBMなど近いDRAMの上に置き、それほど頻繁には使わないコールドなデータはDDRのような遠くて容量の大きなDRAMに置く。こうした制御を行なうためには、ソフトウェア側にインテリジェントなメモリ管理が必要となる。DRAMの一部が不揮発性メモリへと置き換わって行く場合も、この問題の解決が重要となる。
実際、異種メモリ混載の環境を前提としたメモリ管理の論文が最近はいくつも出ている。下は、4月に横浜で開催された半導体チップ学会「COOL Chips XVII」での筑波大学の発表「Language Runtime Support for NVM/DRAM Hybrid Main Memory」(Gaku Nakagawa, Department of Computer Science, University of Tsukuba)のスライドだ。新不揮発性メモリとDRAMが混在するメモリ上で、ランゲージランタイムによってホットなデータを管理するメソッドを提案している。
こうした論文が複数登場しているのは、いずれも、近いうちに訪れる異種メモリ混在時代に備えるためだ。DRAMの行き詰まりとともに、メモリハードウェアだけでなく、メモリを扱うソフトウェア側にも変化が必要となる。現在のソフトウェア階層は、メモリを均質なプールとして捉えており、ハードウェアキャッシュはソフトウェア側からは不可視な存在となっている。すでに、ハードウェアの変化に合っていない。
しかし、いったんソフトウェア側がメモリ階層を理解できるようになると、メモリハードウェアには柔軟性を持たせることが可能になる。異なる帯域や異なる特性のメモリを連続したアドレス空間上にマップして自由に使うことができるようになる。
DRAMのプロセス微細化の鈍化
ますます複雑化するメモリ階層。この現象の背景には、現在のプロセッサが抱えているメモリ帯域と容量の長期的な問題がある。帯域については、メインストリームのDDR系メモリの転送レートの向上は、プロセッサの演算パフォーマンスの増加に追いつかない。もし、メモリモジュール型のGDDR5Mが普及してDDR4の2倍近い帯域を普及させることができたとしても、その先は行き詰まる。DDR系と下位互換性を持たせたシングルエッジ信号で、モジュールに載せても十分なデータアイを維持できるインターフェイスが限界に来ているからだ。
メモリ容量については、プロセスの微細化の鈍化とともに、メモリ容量の増大も行き詰まり始める。中間解がTSVスタッキングだが、根本解決には新メモリ技術が必要となる。こうした技術的な背景が、DRAMの変化と多様化、そして後継メモリ技術の開発をドライブしている。下は昨年(2013年)のSamsungのMemconとAnalyst Dayのスライドで、ブレイクスルーを目指して変わり始めるDRAMが示されている。
DRAMの製造プロセスノードの微細化は鈍化しており、微細化自体の終焉は近いと多くのメモリ業界関係者が考えるようになっている。DRAMのキャパシタの容量を維持することが限界に近づいているからだ。微細化するとキャパシタ容量を維持することが難しくなる。キャパシタのアスペクト比は異常な比率になっており、限界に近い。10nm台の1x nm(19nm前後)から1y nm(15nm前後)までは微細化できるかもしれないが、現在のDRAMスペックでは1z nm(13～10nm)は厳しいというのが一般的な見解だ。1z nmについて強気のベンダーもいるが、微細化レースから脱落するDRAMベンダーも出てくる可能性がある。
DRAMのプロセス微細化が鈍化することは、チップ当たりでの大容量化も鈍化し止まることを意味する。DRAMのチップ当たり容量は、一部で8G-bit品へと移行が始まっているが、この先、それほど大容量化は望めない状況になっている。もちろん、ダイスタックでのパッケージ当たりの容量の増加はあるが、チップ当たりの容量は頭打ちになりつつある。
大容量化の鈍化の穴を埋めるTSVスタッキング
DRAM産業のドライブ要因は、これまで微細化と大容量化だった。かつては2年毎にリニアに70%シュリンクし、DRAM容量が200%に増えていた。しかし、現在でもすでに、プロセス技術の移行はすっかり鈍化し、DRAMのチップ当たり容量の増加のペースも鈍化している。下のスライドは、半導体調査会社のTrendForceの市場調査部門DRAMeXchangeが、昨年(2013年)6月にComputexで開催したカンファレンス「Compuforum 2013」のものだ。PC向けDRAMでは2G-bit品がメインストリームの時代が長く続いた。
ただし、2G-bit品が長期化したのは、DRAM価格が下落した状態で、PCの搭載メモリ量の大容量化要求が鈍化したためでもある。DRAMを大容量品へと移行させる圧力が弱い状態で低価格が続いたため、チップコストを抑えなければならなくなり、ダイサイズの極端な縮小へと向かった。その反動で、ここに来てチップ当たりの大容量化が進んでいる。つまり、DRAMダイサイズが小さくなりすぎたため、大容量化の余地があった。しかし、プロセスの微細化のペースが落ちているのも確かで、それが長期的な大容量化の障壁となっている。
DRAMが技術的に微細化と大容量化が難しくなったことは、DRAMの多様化をドライブする一因となっている。かつてのように、一品種のコモディティDRAMを安く大容量に供給することがDRAM市場で成功するカギではなくなっている。そうした時代には、微細化と大容量化を急ぐことが重要だった。しかし、現在は微細化と大容量化が頭打ちになりつつあるため、DRAMベンダーは別な方向での差別化へと向かいつつある。
変わるDRAMとメモリ技術
DRAM業界がダイスタッキングに熱心なのは、チップ当たりの容量の頭打ちを打開するためでもある。DDR4もTSVダイスタッキングでチップ当たりの容量を増やすことで大容量化ニーズに対応しようとしている。しかし、それ以上に、TSVによってDRAMの付加価値を高めようという意図の方が強い。TSVによって、より広帯域かつ低消費電力のDRAMを実現して、ビジネス的にはそうした高付加価値DRAMを高価格で売ろうというストーリだ。
こうした状況で、DRAM業界は、広帯域DRAM技術「HBM」や「Wide I/O2」を導入しつつある。HBMはメモリ帯域を切実に求めるGPUから導入が始まると見られるが、ハイパフォーマンスCPUにも部分的に採用される可能性がある。CPUも統合したGPUコアのハイパフォーマンス化やメニイコア化が進んでおり、高い生演算性能に見合うメモリ帯域が必要となりつつあるからだ。また、DRAMベンダー側も、利幅が極端に薄いコモディティのDDRよりも高利幅のスタックドDRAMを売るチャンスができる。製造者側にとっても利点が大きいため、メモリの変革がドライブされている。
全体を概観すると、DRAMの階層化は部分的には流れとして避けられない方向に来ているように見える。そして、DRAMのプロセス微細化の行き詰まりも明瞭で、TSVスタッキングで延命したとしてもいつかは容量/コストでDRAM代替になる新不揮発性メモリに追いつかれる時が来そうだ。そうなると、冒頭で説明したような、メモリ階層の根本的な変化が起き始める可能性がある。
