ポストGDDR5のグラフィックスメモリやHPC(High Performance Computing)向けのメモリは、ワイドインターフェイスのメモリ技術の導入へと向かっている。シリコン貫通ビア(TSV:Through Silicon Via)技術を使ったソリューションだ。しかし、GPUやCPUの上にDRAMを直接スタックするのではなく、シリコンインタポーザやI/Oチップを使う方式の導入を検討していると言われる。

　浮上しているプランの1つは、TSV技術を使ったシリコンインタポーザでGPUやCPUをワイドインターフェイスのDRAMと接続する方法だ。GPUやCPUにDRAMを直接スタックする3Dスタッキングに対して、インタポーザを使う方法は2.5Dと呼ばれる。3Dスタッキングの場合と同じように、マイクロバンプによる極めて多数のピンを使った超幅広インターフェイスにできる。しかし、3Dスタッキングと異なり、CPUやGPUにTSVを使う必要がないため、製造面でのリスクが少ない。

　TSVを使うソリューションでは、超幅広インターフェイスを使うことで、低い電力消費で、超広帯域メモリを実現できる。モバイル向けのワイドインターフェイスDRAMである「Wide I/O」は、比較的大人しい規格で、メモリ帯域はチップ当たり12.8GB/secだ。しかし、非モバイル向けでは、ターゲットとするメモリ帯域はWide I/Oの4～8倍の超広帯域で、チップ当たり100GB/secまで視野に入れているという。こうしたWide I/Oの発展は、ウルトラWide I/Oや広帯域Wide I/O、コンピューティングWide I/Oといった名称で呼ばれることもある。

DRAMの移行ロードマップ	Wide I/O+TSVの適用例	Wide I/Oの発展

将来のDRAMの方向性

　メモリの広帯域化では、“広くて遅い”(広インターフェイス幅で低転送レート)メモリと、“狭くて速い”(狭インターフェイス幅で高転送レート)メモリの2路線のどちらを採るかで議論が繰り広げられて来た。ここ数年で、JEDEC(米国の電子工業会EIAの下部組織で、半導体の標準化団体)は、前者の広くて遅いメモリ技術へと急速に傾きつつある。それは、シリコン貫通ビア(TSV:Through Silicon Via)技術とマイクロバンプによるダイスタック(ダイの積層)が可能になったからだ。

　従来の半導体のダイ(半導体本体)は、表面のトップサイドにしか接続端子を配置できない。しかし、シリコン基板に穴をあけて、縦の配線であるViaを通すTSV技術を使えば、背面のバックサイドにも端子を配置できるようになる。シリコン基板上にメタル層を生成し、TSVでシリコン基板に通したViaで、トップサイド側のメタル層と接続するからだ。ダイの裏表の両面に端子を配置するできるようになれば、ダイを重ねてマイクロバンプの端子を接続することで、容易にダイの積層ができるようになる。

　同じダイを積層する手法であるワイヤボンディングと比べると、TSVの方がはるかにピン数を多く取ることができる。配線も最短になり、広帯域化と省電力化が容易になる。TSVとマイクロバンプによるダイスタックでは、ダイ同士を最大数千ピンもの多数の端子で接続することで、これまでにない広帯域インターフェイスを実現できる。

3Dダイスタッキングの基本	TSVの利点	ワイヤボンディングとTSV

　TSVとマイクロバンプによるスタックは、DRAMのメモリ帯域を広げる技術としては理想的だ。そのため、メモリベンダーはこの技術の実用化を以前から進めてきた。TSVは、CMOSイメージセンサーとDSPやメモリの統合などから導入が始まったが、より細ピッチのバンプを使うことでメモリにも応用しようという動きが数年前から始まっている。

　TSVを前提とした最初のメモリ規格はモバイル向けのWide I/Oだ。Wide I/Oでは、512-bit幅のインターフェイスを200Mbpsで駆動することで、ワンチップ当たり12.8GB/secのメモリ帯域を実現する。端子数は合計で1,200ピン。消費電力は半分の帯域の32-bit幅インターフェイスのLPDDR2と同レベルの500mW程度に抑える。Wide I/Oでは、DRAMダイが1枚だけなら、DRAM側にはTSVを使わない。しかし、ロジックチップ側はDRAMチップを直接3D積層する場合にはTSVが必要になる。

Wide I/Oの電気的仕様	Wide I/Oの実装例	各メモリのバンド幅の比較
Wide I/Oの位置づけ	TSV Wide I/OとハイブリッドWide I/O

　利点が多いTSVだが、TSVにはやっかいな問題もいくつかある。TSVのViaを形成したり、ウェハを薄く削るといった、新しい工程が加プロセスに加わる。メカニカルな強度の問題も発生し、積層するダイ/ウェハを正確に重ねるといった技術も必要になる。複数ダイのアセンブリが最も難しいと、あるJEDEC関係者は語る。下は昨年(2011年)のSEMATECH Symposiumの資料で、TSVの課題を示している。そのため、TSVによるダイスタックが、歩留まりとコストの面で十分に量産に耐えるレベルになっているのかどうかに疑問がついている。

　規格が策定されているWide I/Oでも、課題が指摘されている。下は昨年(2011年)10月に日本ケイデンスが開催した技術カンファレンス「CDNLive! Japan 2011」でのスライドだ。製造面での課題の部分は、基本的には上のスライドで指摘されているものと共通している。Cadenceは、Wide I/Oは、まだ初期の段階であるため課題が多いと説明。設計面では、Cadenceが積極的にサポートして行くとしていた。

3D実装の課題	Wide I/Oの課題

　さまざまな課題があるTSVの成熟度については、半導体業界の内部ですらさまざまな意見があり、未知数の部分がある。TSVを推進するJEDECの内部ですら、意見は割れている。昨年(2011年)11月のJEDECのサーバー向けメモリ技術のカンファレンス「Server Memory Forum」で、TSVが量産面で準備ができているかどうかをJEDECのメンバー同士で議論する一幕があった。

　ことTSVに関しては、強気派と慎重派の意見が大きく分かれるところが目立つ。これは、TSVをDRAM業界の苦境を脱するカギとして推進しようとする勢力が強いためだと推測される。推進派は、業界全体で導入を促進すれば、量産効果で問題が早期に解決して行くと見ているようだ。

　こうした状況にあるため、推進側の視点ばかりを信じることはできない。しかし、TSV技術をDRAMに使うアプローチが勢いを得つつあることも確かだ。

　DRAM側では推進派も多いTSVだが、ロジックチップメーカー側には、TSVの導入に慎重な意見もあると言われる。モバイルSoC(System on a Chip)のメーカーにはWide I/Oに熱心なメーカーもあるが、CPUやGPUのメーカーは、ハイスピードのロジックプロセスにTSVを導入することに慎重なところもある。AMDのGPU関係者は、GPUチップ自体にTSVを使うのは、まだしばらく先になるだろうと語っていた。CPUやGPUの製造が複雑になり、パフォーマンスなどにも影響が出ることを懸念しているためだ。

　しかし、増大する一方のCPU/GPUのパフォーマンスに見合うメモリ帯域を提供できる技術の最有力候補がTSVなのも明らかだ。CPU/GPUメーカーこそ、TSVによる超広帯域メモリが喉から出が出るほど欲しいと考えている。そのため、現状の様子見、単にTSVが成熟するまでの時期の問題だろう。

2.5D

　そこで、1～2年前から中間解として、2.5Dと呼ばれるアプローチが急浮上して来た。TSVによってロジックチップにDRAMを3Dスタックするのではなく、TSV技術などを使ったシリコンインタポーザを介してロジックチップとDRAMを接続する方法だ。この方法なら、ロジックチップ側にはTSVの穴を開けなくて済むため、CPUやGPUのメーカーが適用しやすい。

　シリコンインタポーザは、上の図のようにTSVによるViaが開けられ配線されたシリコンチップだ。インタポーザ上に、CPUやGPUなどのロジックチップとDRAMチップを載せる。どちらも、インタポーザとはマイクロバンプで接続する。DRAMをスタックする場合はTSVでスタックする。インタポーザ自体は通常のバンプでPCBに接続する。

　2.5Dについては、昨年のCDNLive! Japan 2011でも紹介された。下がその時のスライドで、Wide I/Oの3Dと2.5Dソリューションを比較しているのはMarc Greenberg氏(Cadence Design Systems)のスライドだ。Greenberg氏は、Cadenceに買収されたDenaliで、メモリ回りのディレクタを務めており、DenaliのカンファレンスMemconでも毎回メモリ技術動向について突っ込んだセッションを行なっていた。

3D ICの課題	DRAMのTSVと2.5D実装

　Greenberg氏はシリコンインタポーザを使った2.5Dについて次のように説明していた。「TSVを使ってチップを接続する方法は2通りある。1つは、直接スタックする方法で、もう1つはシリコンインタポーザを使う方法だ。シリコンインタポーザは、標準的なシリコンプロセスを使ったシリコンで作られたデバイスだ。ただし、シリコン基板とTSVで結ばれたメタル層だけでできている(デバイス層を持たない)。

　TSVを使ったダイと通常のダイのどちらもシリコンインタポーザ上にフェイスダウンで配置できる。例えば、通常のアプリケーションプロセッサのダイとDRAMのダイをシリコンインタポーザに接続できる。そして、シリコンインタポーザのメタル層を通じて、2つのダイの間を非常に多くのコネクションで接続することができる。典型的には、1,000～2,000以上の信号線で結ぶことができるだろう」。

　シリコンインタポーザを使った場合も、Wide I/Oで直接ダイスタックした場合と同じように超多ピンによる広帯域インターフェイスが可能になる。シリコンインタポーザを使う利点は、ロジックチップの側にTSVを使う必要がなく、DRAMもスタックしないのならTSVが必要がないこと。製造面でのリスクを下げることが可能となる。

　モバイル向けWide I/Oでも、TSVインタポーザを使うことができるが、JEDECによるWide I/O規格の説明ではインタポーザについては触れられなかった。モバイルではパッケージ面積を小さくすることも重要な課題であるため、インタポーザは浸透するかどうかわからない。ただし、Wide I/Oの後継規格では、2.5Dの公式のサポートが検討されているという。