イベントレポート

次期プロセッサを担う14nm CMOS技術をIntelとIBMが披露

〜IEDM 2014レポート

 プロセッサやメモリなどの次世代半導体チップを支えるデバイス技術に関する世界最大の国際学会「IEDM 2014」(2014 IEEE International Electron Devices Meeting)が12月15日〜17日(現地時間)に米国サンフランシスコで開催される。

 15日の午後には、最先端のCMOSロジックをテーマとするセッションが実施された。ここでIntel、IBM、TSMCがそれぞれ、14nm(TSMCは16nm)のデバイス技術の開発成果を発表した。14/16nm技術は最新あるいは次世代の半導体ロジック(プロセッサやSoC“System on a Chip”)など)に使われる予定で、今、最も注目されるデバイス技術でもある。

会場のHilton San Francisco Union Square

Intelの最先端プロセッサ向け14nm技術

 Intelは8月に、14nmデバイス技術の概要を報道機関向けに公表している。FinFETを初めて採用した22nmデバイス技術に続く、第2世代のFinFETに代表される技術である。IEDM 2014では、デバイス技術のより詳しい内容を講演で明らかにした(講演番号3.7)。

 Intelが開発した14nm技術は、以下のような要素技術で構成される。

露光:自己整合型ダブルパターニング(SADP)、ArFレーザー液浸露光技術
トランジスタ:第2世代のFinFET(Intelは「Tri-gateトランジスタ」と呼称)技術、第4世代のHKMG(高誘電率ゲート絶縁膜、メタルゲート電極)技術、第6世代のひずみシリコン技術
メタル配線:13層の銅配線、低誘電率絶縁膜、エアギャップ絶縁

 露光のダブルパターニング技術は、同じ加工層に対して露光を2回繰り返すことで、解像度を最大で2倍に向上させる技術である。解像度は高まるものの、スループットが低下するというトレードオフがある。このため、特に微細な加工が必要な層に限定して採用した。

 トランジスタの第2世代FinFET技術は、22nmの第1世代FinFET技術に比べ、いくつかの違いがある。フィンのピッチが第1世代では60nmであるのに対し、第2世代では42nmに縮めた。これでトランジスタの密度が向上した。フィンの高さは第1世代が34nmであるのに対し、第2世代では42nmと増やした。これでゲート幅が拡大し、電流駆動能力が増加した。そしてフィンの数を第1世代では3本であったのに対し、第2世代では2本に減らした。この結果、トランジスタの静電容量が減少し、速度の向上と消費電力の低減に寄与した。

22nmのFinFETのサイズ(左)と14nmのFinFETのサイズ(右)。Intelが8月11日に公表した14nm技術の資料から
22nmのFinFETの断面写真(左)と14nmのFinFETの断面写真(右)。Intelが8月11日に公表した14nm技術の資料から
14nmのFinFETの断面写真。IEDM 2014の論文から

 トランジスタ技術の発表で印象的だったのは、プレーナ型からFin型に構造を変更したことで、しきい電圧のランダムばらつきが減少したことだ。これまでは130nm世代から90nm世代、65nm世代、45nm世代、32nm世代と、世代を重ねるごとに、しきい電圧のランダムばらつきが増加してきた。しきい電圧のばらつきは設計の複雑度を上げるとともに製造歩留まりの低下を招く。32nm世代ではばらつきの大きさが130nm世代の3.5倍(約35mV)にも達しており、世代ごとに電源電圧が低下する傾向にあることと併せて考えると、きわめて憂慮すべき課題であることが分かる。

 それが22nm世代でトランジスタ構造をプレーナ型からFin型に変更することで、しきい電圧のランダムばらつきが初めて減少に転じた。14nm世代ではフィン形状の見直しと不純物ドーピングの最適化により、ランダムばらつきを22nm世代のおおよそ半分と、大きく下げることに成功した。

しきい電圧のランダムばらつきのトレンド。IEDM 2014の論文から

 トランジスタや配線などの各部のサイズ(ピッチ)は、トランジスタのフィンが42nm(22nm世代の0.7倍)、ゲートコンタクトが70nm(同0.78倍)、ゼロ層メタル配線(M0)が56nm(22nm世代ではなかった層)、第1層メタル配線(M1)が70nm(22nm世代の0.78倍)、第2層メタル配線(M2)が52nm(同0.65倍)である。22nm世代でもM2のピッチが短かったが、14nm世代では0.65倍とさらに縮小してきていることが分かる。

 メタル配線技術で新たに開発したのは、同じ配線層で隣接する配線の間にエアギャップを挿入する技術である。配線間の静電容量は絶縁膜の誘電率に大きく依存し、これまでには低誘電率の絶縁膜が使われてきた。エアギャップは誘電率を最も低くする技術で、これまでにはNANDフラッシュメモリのメモリセルアレイで採用された例がある。

 講演では、第4層メタル配線(M4)と第6層メタル配線(M6)にエアギャップを導入することで、抵抗と静電容量の積(RC値)をそれぞれ17%減、14%減にできたと述べていた。

エアギャップを含む配線層の断面写真。IEDM 2014の論文から

 Intelは、開発した14nm技術でテスト用シリコンダイとなる140MbitのSRAMを試作して見せた。メモリセル面積は0.0588平方μmで、SRAMセルとしては極めて小さい。平方mm当たりの記憶容量は11.6Mbitに達する。22nm技術に比べると、シリコン面積を0.51倍とほぼ半分に縮小できた。

IBMの次世代高性能プロセッサ向け14nm技術

 IBMが開発した14nm技術がIntelの14nm技術と大きく異なるのは、シリコン基板がSOI(Silicon on Insulator)基板(Intelはバルク基板)であることと、オンチップの埋め込みDRAM技術(IBMは「eDRAM」と呼称)を併せて開発していることである(講演番号3.8)。トランジスタは22nm世代まではプレーナ型で、今回の14nm世代でFin型を初めて採用した。開発した要素技術は以下のようなものである。

トランジスタ:SOI基板によるFinFET技術、HKMG技術
メタル配線:15層の銅配線技術
オンチップメモリ:第4世代の埋め込み(Embedded)DRAM、ディープトレンチキャパシタ技術

 トランジスタ技術は、p-シリコン基板にn+エピタキシャル層、酸化絶縁膜層を重ね、その上にエピタキシャル技術でソースとドレインを形成したもの。FinFETのフィンピッチは42nmと短い。IBMは22nm世代のプレーナ型トランジスタでもSOI基板を採用していた。Fin型でSOI基板を採用することの利点として、素子分離が容易であること、寄生容量が減ること、フィンの形状管理が容易であることなどを挙げていた。

 15層の銅配線技術は、シリコン面積で600平方mmを超えるダイを前提に開発した。最小の配線ピッチを基本単位に、1倍、1.25倍、2倍、4倍、8倍、40倍の配線ピッチを設計ルールとして用意している。

 オンチップメモリの埋め込みDRAM技術は、IBMが22nm世代以前からラストレベルキャッシュ用に開発してきた埋め込みDRAM技術の14nm世代版である。シリコン面積当たりの記憶容量がSRAMに比べると多くなることから、埋め込みDRAM技術を積極的に採用してきた。14nm世代で開発した埋め込みDRAMのメモリセル面積は0.0174平方μmで、オンチップキャッシュとしては最も小さい。

FinFETの断面写真。IEDM 2014の論文から
メタル配線の断面写真。IEDM 2014の論文から

 トランジスタや配線などの各部のサイズ(ピッチ)は、トランジスタのフィンが42nm(22nm世代の0.53倍)、ゲートが80nm(同0.80倍)、第1層メタル配線(M1)が64nm(同0.64倍)、配線の基本単位が64nm(同0.64倍)である。埋め込みSRAMのメモリセル面積は0.102平方μmで22nm世代の0.65倍、埋め込みDRAMのセル面積は0.0174平方μmで22nm世代の0.67倍と小さくなった。

TSMCの16nm技術はARM CPU向けを意識

 TSMCは前年のIEDM 2013で16nm技術を初めて公表した。今年のIEDM 2014では、改良版の16nm技術を発表した(講演番号3.1)。第2世代のFinFET技術や11層のメタル配線技術などで構成される。基板はバルクシリコンである。

 FinFETのフィンピッチは48nm、第1層メタル配線(M1)のピッチは64nm、メタル配線の基本ピッチは64nm。試作したSRAMのメモリセル面積は0.07平方μmである。試作したSRAMの記憶容量は128Mbit。

 講演では、開発した16nm技術でARM CPUコアと1次キャッシュ、2次キャッシュ、スタンダードセルを載せたシリコンダイを試作済みであると述べていた。

 14nm/16nm世代の半導体は量産化が確実になったことで、研究開発の課題は10nm世代と7nm世代に移行している。10nm世代はFinFETの改良で実用化する方向が見えつつある。これに対し、化合物半導体やゲルマニウムなどの、シリコン以外の材料を7nm世代の実用化を狙って研究する動きが活発である。7nm世代の行方が展望できるまでには、もう少し時間がかかりそうだ。

(福田 昭)