イベントレポート
ソニーとMicronが16Gbitの大容量抵抗変化メモリを共同開発
～IEDM 2014レポート
（2014/12/22 11:36）
プロセッサやメモリなどの次世代半導体チップを支えるデバイス技術に関する世界最大の国際学会「IEDM 2014」(2014 IEEE International Electron Devices Meeting)が12月15日～17日(現地時間)に米国サンフランシスコで開催された。メモリ関連では、次世代不揮発性メモリの研究成果が注目を集めていた。
「不揮発性DRAM」の実現を狙う抵抗変化メモリ
特に関心が高かったのは、ソニーとMicron Technologyが共同開発中の次世代大容量不揮発性メモリに関する発表だ。両社は、16Gbitと大容量の抵抗変化メモリ(ReRAM)技術の開発成果を報告した(講演番号6.2)。
ソニーは、ReRAMの研究開発の状況を2007年のIEDM(IEDM 2007)を始めとした、いくつかの国際学会で公表してきた。4年ほど前には、4MbitのReRAMチップを回路技術の国際学会「ISSCC 2011」で発表している。
ReRAMの研究開発では世界をリードする立場にあるソニーだが、半導体メモリ事業の実績はゼロに等しい。大容量化と事業化のためには、パートナー企業を必要としていた。
ソニーの共同開発パートナーであるMicron Technologyは、半導体メモリでは世界で第2位の大手ベンダーである。主要な製品系列は大容量DRAMと大容量NANDフラッシュメモリで、かねてからDRAMとNANDフラッシュメモリの性能ギャップを埋める、次世代大容量不揮発性メモリの研究開発を手がけていた。特に「相変化メモリ(PCMあるいはPRAM)」では、128Mbit品を商品化した実績がある。しかし最近では、MicronはPCMの大容量化ではあまり目立った動きを見せていない。
これに対してReRAMの共同開発における、記憶素子技術を有するソニーとメモリ量産技術を有するMicronの組み合わせは、非常にうまくいっているように見える。2014年2月の国際学会「ISSCC 2014」で16Gbitと大容量のReRAMチップを共同で発表するまでに、開発を進めることができた。ISSCC 2014では回路技術を報告し、今回のIEDM 2014ではデバイス技術を公表した。
発表された16Gbit ReRAM技術の開発の方向性は、「不揮発性DRAM」である。DRAMに近いアクセス性能を備えつつ、不揮発性を有するというメモリになる。DRAMは待機時消費電流が存在するのに対し、ReRAMは電源をオフにすることで、原理的には待機時消費電流をゼロにできる。16Gbitという記憶容量はワンチップで2GBの主記憶を実現できることを意味する。メディアタブレットやスマートフォンなどの主記憶用途には、とても魅力的なメモリであることは明白だろう。
実際に試作されたReRAMチップはDDRインターフェイスを備えており、DDR SDRAMと置き換えやすい。製造技術は27nm CMOS、3層メタル配線(銅配線)で、これも最先端DRAMの製造技術に近い。メモリセルの設計サイズは6×(Fの2乗、Fは設計ルール)で、これもDRAMセルの設計サイズと合わせてきている。
メモリセルの設計サイズがDRAMセルと同じ6×(Fの2乗)というのは、量産実績のないデバイスであるReRAMにとっては、相当にハードルが高そうな密度である。一方でこのくらの高密度なメモリセルを設計しないと、DRAMに対抗できるような低い製造コストにはならないというジレンマがある。
発表したメモリの性能は、読み出しスループットの設計値が1GB/sec、書き込みスループットの設計値が200MB/secであったのに対し、試作シリコンダイの実測ではそれぞれ、900MB/sec、180MB/secという値を得ている。試作品としてはかなり良好な値で、例えば読み出し500MB/sec、書き込み100MB/secという製品仕様にすれば、商品化の可能性は少なくないように見える。
ReRAMのメモリセルは、1個の記憶素子と1個のセル選択用MOSトランジスタで構成される。記憶素子は銅テルル(CuTe)膜と絶縁膜を組み合わせたもの。この材料の組み合わせは、ソニーが単独でReRAMを研究していた頃からずっと同じであり、同社はこの記憶素子にかなりの自信を持っているように見える。
ReRAMは記憶素子に対する印加電圧の組み合わせによって電気抵抗を変える(プログラミングあるいは書き込み)。プログラミングには、記憶素子の抵抗値を下げる「セット(Set)動作」と、記憶素子の抵抗値を上げる「リセット(Reset)動作」がある。難しいのはリセット動作で、抵抗値のばらつきが大きい。このばらつきをどの程度まで抑制できるかが、量産での歩留まり(すなわち製造コスト)を左右する。
キャッシュ用磁気メモリで低消費と微細化を実現
東芝が開発中のスピン注入磁気メモリ(STT-MRAM)に関する報告も興味深かった(講演番号28.1)。大規模高性能プロセッサのオンチップキャッシュへの応用を狙った研究成果である。
大規模高性能プロセッサは、キャッシュの階層を増やすことでメモリアクセスの性能を向上させてきた。最先端のプロセッサでは3次(L3)キャッシュあるいは4次(L4)キャッシュを搭載するようになっている。これらの最下層に位置するキャッシュ「ラストレベルキャッシュ(LLC)」は、記憶容量の増大が著しい。
従来、プロセッサのオンチップキャッシュには高速なSRAM技術が使われてきた。SRAM技術は待機時でも電流を消費し、消費電流の大きさは記憶容量にほぼ比例して増加する。東芝の報告では、モバイル機器用大規模プロセッサでオンチップSRAMキャッシュの待機時消費電力がプロセッサ全体の平均消費電力に占める割合は、8割にも達しているという。
そこで容量の大きなLLCのメモリ技術をSRAMではなく、不揮発性メモリに変更することで待機時消費電力を下げようという考えが浮上してきた。LLCが不揮発性メモリであれば、電源をオフにすることで、原理的には待機時消費電力がゼロになるからだ。また不揮発性メモリ技術の多くは、記憶密度がSRAMよりも高い。SRAMが1個のメモリセルに最少でも6個のトランジスタを必要とするのに対し、不揮発性メモリのメモリセルは1個の記憶素子と1個のセル選択トランジスタで構成できるからだ。このため、製造コストでもSRAM技術に優る可能性が高い。
不揮発性メモリ技術にはいくつかの候補が存在するものの、キャッシュ向けの最有力候補は磁気メモリ(STT-MRAM)技術だとされている。STT-MRAM技術がキャッシュに適すると考えられている理由は、読み書き寿命が半永久的であることと、ランダムアクセスが比較的速いことだ。ほかの不揮発性メモリ技術である相変化メモリと抵抗変化メモリは、速度と寿命に不安がある。書き換えが頻繁に発生するキャッシュ用途では、磁気メモリ以外の技術は考えにくい。
問題は、STT-MRAMでは書き込み電流が比較的大きなことと、速度がSRAMに比べるとやや低いことである。書き込み電流が大きいことは、メモリセルのセル選択トランジスタが大きくなる(ゲート幅が広くなる)ことを意味する。トランジスタが大きくなるとメモリセルの面積が増加し、SRAMセルに対する製造コストの優位性が低下する。
そこで東芝は、記憶素子である「磁気トンネル接合(MTJ)」を微小にすることで、書き込み電流を下げ、選択トランジスタを小さくし、メモリセルを微細化した。具体的には、2個のトランジスタと2個のMTJで構成されるメモリセルの場合に、加工寸法に対するメモリセルの大きさをSRAMセルの2割程度に縮小した。キャッシュの消費するエネルギーはSRAMキャッシュの60％減と大きく下がり、性能(速度)の低下は7％とわずかで済んだ。
また製造プロセスでは、MTJの特性を劣化させないように工程の順序を工夫した。これまでのSTT-MRAMでは、MTJを形成してから配線層を形成するという工程順が多かった。これを東芝は、配線層を形成してからMTJを形成するように変更した。こうするとMTJの形成後に高温の処理が存在せず、MTJの特性が熱処理によって劣化する恐れがない。MTJの製造歩留まりの向上を期待できる。
次世代大容量不揮発性メモリに対するブームとも言える研究熱は下がりつつある。現実解を冷静に追求し、継続的な開発努力を通じて製品に仕上げる時期に入ったようだ。抵抗変化メモリ、磁気メモリ、相変化メモリがこれまでの三大候補だった。相変化メモリは消費電流の大きさが問題となり、大容量メモリの有力候補からは脱落したように見える。そしてばらつきの問題から磁気メモリも大容量化の道筋が付けられず、オンチップキャッシュへと応用の舵を切りつつある。残る抵抗変化メモリだけが、DRAMとNANDフラッシュメモリのギャップを埋める「ストレージクラスメモリ(SCM)」の候補に絞られつつあるようだ。
ソニーは2013年8月に開催されたフラッシュメモリ業界のイベント「Flash Memory Summit」で、2015年に少なくとも16Gbitの記憶容量を備えるストレージクラスメモリ(SCM)を製品化することが目標であると述べていた。これが現実になることを期待したい。
