イベントレポート

1Tbpsの超高速転送を実現する8Gbit HBM DRAM

2014 Symposium on VLSI Technology

会期:6月10〜12日

会場:米国ハワイ州ホノルル市

Hilton Hawaiian Village

2014 Symposium on VLSI Circuits

会期:6月11〜13日

会場:米国ハワイ州ホノルル市

Hilton Hawaiian Village

 VLSI 2014のハイライトと言えるテーマの1つが、シリコン貫通電極(TSV:Through Silicon Via)による超高速DRAM積層技術である。

 DRAMのシリコンダイを積層する技術(DRAM積層技術)そのものは、すでに普及している。1個のパッケージに2枚のDRAMダイを積層したDDP(Dual Die Package)、1個のパッケージに4枚のDRAMダイを積層したQDP(Quad Die Package)は、比較的手軽にDRAMを大容量化する技術であり、数多くの製品がすでにラインナップされている。積層したシリコンダイを相互接続する技術はワイヤボンディング技術(金属ワイヤで電極同士を結ぶ技術)である。この技術は低コストで信頼性が高い。

 ワイヤボンディング技術の弱点は、金属ワイヤによる寄生インダクタンスと寄生抵抗が伝送信号の高速化を阻害することである。大容量化には適しているが、動作速度はどちらかと言えば低下させる方向に働く。金属ワイヤが比較的長い(数mm程度)ことも問題で、信号遅延の原因となる。

 そこで、高速化と大容量化を両立させるために考案されたのがTSV技術である。シリコンダイを貫通する円柱状の細長い金属電極(普通は銅電極)によって、複数のシリコンダイを相互接続する。接続距離は非常に短く、寄生インダクタンスと寄生抵抗は極めて低い。

 TSV技術の課題は、コストの増加を抑えることに尽きる、と言って良いだろう。数多くの銅電極を形成することによるコスト増分、貫通電極の存在によるシリコン面積の増大、製造歩留まりの低下、などがコストを押し上げる。

予備のTSV電極の配置を工夫して歩留まりと性能を両立

 TSV技術を採用したDRAMダイ積層モジュールでは、業界団体のJEDECが技術仕様を策定した「HBM(High Bandwidth Memory)」が最も早く製品化される見込みである。大手DRAMベンダーのSK hynixが最初にHBM DRAMを商品化する企業となる。

 VLSI 2014ではそのSK hynixが、最初に商品化されるHBM DRAMの技術概要を発表した(Leeほか、講演番号C4.2)。2GbitのDRAMダイを4枚積層した、8GbitのHBM DRAMである。入出力数は1,024。1本の入出力が1Gbpsで動作するので、全体として1Tbps(128GB/sec)のデータ転送能力を備える。この性能は、JEDECが策定した第1世代HBMの技術仕様でもある。

開発したHBM DRAMのシリコンダイ写真。シリコンダイの中央を左右に貫くように、TSV電極群がレイアウトされている
開発したHBM DRAMの概要(左)とシュム(Shmoo)プロット(右)。電源電圧が1.1Vのときに128GB/secのデータ転送速度を達成できている

 講演では主に、製造不良となったTSV電極と予備のTSV電極を置き換える工夫について説明していた。従来は予備のTSV電極を一塊のブロックにレイアウトしていることが多かった。しかしこの方法だと、予備のTSV電極と不良のTSV電極の距離が長く、配線遅延が性能を制限してしまう。そこで予備のTSV電極を一塊にまとめるのではなく、4本のTSV電極ごとに隣接して1本の予備電極を配置することにした。こうすると予備のTSV電極までの距離が非常に短くなり、性能を維持しながら、製造歩留まりを向上できる。

冗長の(予備の)TSV電極(R1〜R3)とリペア(不良TSV電極と予備TSV電極の置き換え)の様子

TSV接続のDRAMスタックでピン当たり2.4Gbpsを達成

 TSV電極による相互接続で、2.4Gbps/ピンと高速のDDR4 SDRAMを開発したのが、Samsung Electronicsである(Ohほか、講演番号C4.1)。4枚の4Gbit DDR4 SDRAMシリコンダイを積層して容量が16GbitのDRAMスタックを試作して見せた。

試作したDRAMスタックのシリコンダイ写真(左)とTSV電極部分の断面写真(右上)、シュム(Shmoo)プロット(右下)。シリコンダイの寸法は6.25×6mm。25nmプロセスで製造した。シリコンダイ当たりの記憶容量は4Gbit

 コストと性能のトレードオフを考慮すると、TSV電極の本数が選択肢として重要になる。本数を多く確保すれば性能を向上させやすくなるが、シリコン面積が増大するとともに回路レイアウトが複雑になり、コストが増大する。逆にシリコン面積の増加を低く抑えるとともに回路レイアウトを簡素にするには、TSV電極の本数を少なくしたい。ただし性能の維持は難しくなる。最適なバランスを見つけることが重要だと講演では述べていた。

 またDRAMは、記憶データを再書込みするリフレッシュ動作が存在する。リフレッシュ電流は電源電流雑音を発生するので、高速化の阻害要因となる。そこで遅延回路を導入し、リフレッシュのタイミングをブロックごとにわずかにずらすことにした。

 試作したTSV電極のDRAMスタックは、電源電圧が1.05Vのときに2.4Gbps/ピン、電源電圧が1.5Vのときに2.74Gbps/ピンのデータ転送速度を得た。また消費電力をワイヤボンディング接続のDRAMスタック(QDP)と比較した結果を示した。動作時消費電力はQDPの44%、待機時消費電力はQDPの66%に低減できたとする。

4μmの超薄型DRAMダイで動作を確認

 すでに述べたように、TSV技術の課題はコストの増加を抑えることに尽きる。コストを抑える有力な手段に、シリコンウェハの薄型化がある。シリコンウェハを薄くすれば、TSV電極の製造工程における穴空け、金属埋め込みといった工程の作業時間を著しく短縮できる。またTSV電極の寄生抵抗と寄生容量が低下するので、動作周波数のさらなる向上を期待できる。

 従来はシリコンウェハの薄型化といっても、厚さにして50μmくらいが限界だった。ところが、東京工業大学異種機能集積研究センターの大場隆之特任教授とディスコ、富士通研究所、PEZY Computingの共同研究グループは、40nmプロセス技術の2Gbit DRAMを形成した直径300mmのシリコンウェハをわずか4μmに薄くしてみせた(Kimほか、講演番号T3.3)。

4μmに薄くした直径300ミリのシリコンウェハの厚さの分布。横軸はウェハ中心からの距離。縦軸はウェハの厚さ。厚さの変動値はおよそ1μm以内に収まっている。右上はウェハの写真。ウェハがきわめて薄いので、光が透過して見えている

 シリコンウェハを研削・研磨によって薄くしていくと、集積回路を形成した部分にストレスがかかり、半導体デバイスとしての性能が低下することがある。研究グループは工程を、粗い研磨、仕上げの研磨、ストレスの緩和、の3段階に分けて進めることで、4μmと極めて薄いにも関わらず、DRAMの性能をほとんど劣化させずに済ませた。

シリコンウェハの厚みと集積回路部分の様子。下の写真はウェハの研削・研磨工程と裏面の断面。右端が最初の粗い研磨工程の後で、多数の欠陥や結晶性の低下(アモルファス化)などが見られる。中央が仕上げ研磨工程の後で、欠陥が著しく減少するとともに、結晶性が回復していることが分かる。左端がストレス緩和工程の後で、裏面がきれいになっている
4μmと薄いシリコンウェハの製造工程。集積回路(DRAM回路)を形成したシリコンウェハの表面にガラスのウェハを貼り付けて、裏面を削って薄くする。薄くなったシリコンウェハの裏面に接着材を介してベースとなるシリコンウェハ(支持体)を貼り付ける。それからガラスのウェハを取り外す。それから、ウェハプローブによってDRAM回路の性能を測定した

 講演後の質疑応答によると、TSV電極の形成はまだこれからのようだ。また測定は全て室温で実施した。薄型化の最終的な目標は、ウェルの厚さだとしている。現時点では、2μmの厚さが次の目標だという。

 シリコンウェハの薄型化は、DRAMスタックに積層できるシリコンダイの枚数の拡大をもたらす。現在のTSV接続技術では、シリコンダイの間にバンプやインターポーザなどがあり、全体が厚くなることで実用的に積層可能な枚数を制限している。例えば16枚のシリコンダイを積層すると、スタックの厚みは1,600μm(1.6mm)にも達するという。これをシリコンウェハの薄型化によってバンプとインタポーザを省けば、16枚スタックの厚みはおよそ10分の1となる160μm(0.16mm)に低背化する。

 DRAMの進化を牽引する力は明らかに変わってきた。シリコンダイをベースにした高速化と大容量化が弱まり、シリコンダイの積層による3次元スタック技術を駆使した高速化と大容量化へとパラダイムがシフトした。このことは、DRAMシリコンダイにおける微細化が20nm世代で完全に停滞しかねない未来を暗示する。微細化の進展を待たずに半導体チップが進化するのが、2010年代後半のDRAMなのかもしれない。

(福田 昭)