VLSI 2009シンポジウムが18日、無事に閉幕した。VLSI 2009レポートも本稿が最終回となる。今回は、これまでのレポートで採り上げることのできなかった、興味深い講演の概要をご紹介しよう。

　東京大学大学院工学研究科電気系工学専攻の竹内研究室と産業技術総合研究所(産総研)は共同で、強誘電体不揮発性メモリをSSD(Solid State Drive)のページバッファに使った回路を考案した(T. Hatanakaほか、講演番号8-1)。

　SSDのページバッファには普通、DRAMが使われている。ページバッファがあるのは書き込みと読み出しのスループットを高めるためと、記憶領域であるNANDフラッシュメモリの寿命を維持するためである。最近のSSDでは、データをNANDフラッシュメモリに直接は書き込まない。ある程度の容量のデータをページバッファにため込んでから、NANDフラッシュメモリに書き込む。この操作はホスト側(PC)からは見えず、ページバッファにため込んだ段階で通常のハードディスク装置(HDD)と同様に書き込み動作が完了したものとホスト側は認識する。

　DRAMはランダムアクセスが高速でコストが低いという、ページバッファに適した特長を備えているものの、電源を投入していないと記憶を保てない。SSDの電源が落とされるときには、ページバッファのデータをNANDフラッシュメモリに退避させる必要がある。退避動作は限られた時間内に完了しなければならず、退避動作用回路のコストがかかる。

　ここでページバッファを不揮発性メモリに換えてしまえば、電源を落とされても、データの退避動作が不要になる。退避動作用回路のコストを削減できる。

　東京大学らの研究グループは、ページバッファ用に強誘電体不揮発性メモリを選んだ。強誘電体メモリは書き込みが比較的高速で、ランダムアクセスが簡単であり、書き換え電圧はフラッシュメモリよりも低く、書き換え寿命はフラッシュメモリよりもはるかに長い。記憶容量ではフラッシュメモリにまったく及ばないものの、ページバッファには容量次第で採用できる可能性が十分ある。

　ただし東京大学らの研究グループが選んだ強誘電体メモリセルは、製品化されている方式と違う。製品化されている強誘電体メモリのセルは選択トランジスタと記憶素子(強誘電体キャパシタ)の組み合わせで構成されている。これに対し、今回選ばれた方式はトランジスタが記憶素子(強誘電体トランジスタ)となる。トランジスタのゲート絶縁膜に強誘電体膜を使い、記憶素子とする方式である。製品化されている強誘電体メモリよりも原理的には高密度化できるという利点があるものの、強誘電体膜の品質が現状ではそれほど高くなく、製品に使える水準には仕上がっていない。東京大学らの研究グループはこのトランジスタを使った強誘電体不揮発性メモリの研究も実施していることから、ページバッファにも同じ方式の強誘電体メモリセルを採用したとみられる。

　講演では、ページバッファとなるラッチに隣接して、強誘電体トランジスタのラッチを設ける構成が示された。電源を落としたときは、通常のラッチから強誘電体のラッチにデータを退避する。そして電源を投入したときは、強誘電体のラッチから通常のラッチにデータを送る。これらのラッチを組み込んだテストチップを試作し、動作を確認した。

強誘電体トランジスタの構造。ゲート絶縁膜に強誘電体材料を使う	考案したページバッファの動作。通常のラッチと強誘電体トランジスタのラッチの間で、データをやり取りする	試作したテストチップのチップ写真

　Samsung Electronicsは、相変化型メモリ(PCM：Phase Change Memory)のマルチレベルセル化を安定に実現するための記憶素子構造を開発した(G.H.Ohほか、講演番号11B-2)。

　相変化型メモリ(PCM)は記憶素子に、カルコゲナイドと呼ばれる化合物を使う。カルコゲナイドには低抵抗の結晶状態と高抵抗のアモルファス状態の2通りの状態があり、電圧パルスを印加することで、どちらかの状態を作り出せる。言い換えると、抵抗値の違いを論理値の違いとしてデータを書き込んだり、読み出したりする。

　このように通常の相変化型メモリのセルは2値(1bit)を記憶する。これを4値(2bit)記憶のマルチレベルセルとして利用するには、中間的な抵抗値のレベルを2つ、設けなければならない。

　Samsungは講演で、中間的な抵抗値を設ける手法は主に2通りあるとした。1つは、書き込み直後に抵抗値を測定し、所望の抵抗値になるまで書き込みと検証を繰り返す手法である。もう1つは、メモリセル構造自体に、4種類の抵抗値となるような仕掛けを施すことだ。ここで採用されたのは、後者の手法である。前者は抵抗値が安定するまでに時間がかかりすぎるとして嫌った。

　開発したメモリセルは記憶素子をトップ電極、カルコゲナイド化合物層、コンタクト層、ボトム電極の4層構造で構成し、カルコゲナイド化合物層とコンタクト層を3つに分割した。トップ電極とボトム電極の間に、抵抗値を変更可能な抵抗素子が3つ、並列に接続されたような回路となる。ここで重要なのは、3つに分割した抵抗素子の断面積が違うことである。中央の第1素子の断面積が最も広く、カルコゲナイド化合物層が厚い。右側の第2素子の断面積は次に広く、カルコゲナイド化合物層が第1素子よりも薄い。左側の第3素子の断面積が最も狭く、カルコゲナイド化合物層が最も薄い。

　3本のカルコゲナイド化合物層がすべて結晶状態、すなわち低抵抗(論理値「00」)の状態で、電圧パルスを印加してカルコゲナイド化合物層をアモルファス状態に部分的に変えていく。最初は断面積の大きな中央の第1素子に電流が多く流れるので、第1素子のカルコゲナイド化合物がアモルファス状態となり、抵抗値が上昇する。これが論理値「01」の状態である。さらに電流を増やすと、第2素子のカルコゲナイド化合物がアモルファス状態となる。抵抗値がさらに上昇し、論理値「10」の状態が出現する。電流を上げ続けると第3素子のカルコゲナイド化合物がアモルファス状態となり、抵抗値がまた上がる。これで論理値「11」の状態となる。

　Samsungはこの構造のメモリセルを試作し、電流量を増やすとともに4通りの抵抗値が出現することを確かめた。試作したメモリセルは10万回の書き換えを実行しても、安定して4通りの抵抗値を実現した。2bit/セルとして有望な構造であることが確認できた。

考案した相変化型メモリ(PCM)セルの構造。TEはトップ電極、BEはボトム電極、PCMはカルコゲナイド化合物層(ゲルマニウム・アンチモン・テルル化合物(GST:GeSbTe))のこと	試作したPCMセルの断面を顕微鏡で観察した像	2bit/セル(4値/セル)でデータの書き換えを繰り返したときの寿命特性。データ書き込み後の調整(ライト・アンド・ベリファイ)は一切していない

　VLSI 2009は4本のレポート中で今回を含めた3本が不揮発性メモリであり、メモリに関する研究開発成果が目立つシンポジウムとなった。外部記憶装置がどこまで半導体メモリとなるのかは、不揮発性メモリの大容量化に依存している。その意味では、将来に期待を持たせる開発成果が数多く出てきたといえる。

　なお2010年のVLSIシンポジウム(VLSI 2010)は、VLSI Technologyが2010年6月15～17日に、VLSI Circuitsが同年6月16～18日に開催される予定となった。会場は2008年のVLSIシンポジウムと同じ、米国ハワイ州ホノルル市のHiton Hawaiian Villageである。