次世代半導体メモリの有力候補「相変化メモリ(PCM)」を巡る動きが活発になってきた。NORフラッシュメモリとDRAMの一部を置き換えようとする従来の目標に、フラッシュメモリ内蔵マイコン(フラッシュマイコン)とNANDフラッシュマイコンの置き換えが新たな目標として加わってきた。

　相変化メモリの記憶原理は比較的単純だ。特定の化合物材料が、結晶相とアモルファス相(ガラスと似た状態)の間を行き来する性質(相変化)を利用する。結晶相では材料の電気抵抗が低く、アモルファス相では材料の電気抵抗が高い。抵抗値の違いがデジタル・データ値(「0」と「１」)の違いに対応する。材料には普通、ゲルマニウム・アンチモン・テルル(GST：Ge2Sb2Te)の合金を使う。カルコゲナイドと呼ばれる合金の一種である。

　データの書き込み方法は以下のようになる。GSTに比較的大きくて短い電流パルスを流して加熱し、GSTを急激に溶かして急激に冷やす。するとGSTはアモルファス相、すなわち電気抵抗が高い状態(高抵抗状態)となる。それからGSTに低めの電流パルスを一定時間流して加熱し、ゆっくり冷やすとGSTは結晶相、すなわち電気抵抗が低い状態(低抵抗状態)に変化する。これらの状態は電源をOFFにしても保存されるので、不揮発性メモリを実現できる。

　相変化メモリの研究開発で先頭を走っているとされるのが、NORフラッシュメモリの大手ベンダーNumonyxだ。Numonyxは、STMicroelectronics(STMicro)とIntelのメモリ事業部門が分離・統合して2008年3月に誕生した合弁企業である。主にNORフラッシュメモリとNANDフラッシュメモリを販売している。NORフラッシュメモリはSTMicroelectronicsとIntelの事業を継承しており、NANDフラッシュメモリはSTMicroelectronicsの事業を継承した。

　また、STMicroelctronicsとIntelが共同で開発していた相変化メモリ(PCM)の資産をNumonyxが受け継ぎ、研究開発を進めてきた。もう少し詳しく説明すると、STMicroelectronicsは2001年に、Intelはさらに早く2000年に、それぞれ別個に相変化メモリの研究開発を開始した。そして両社は2003年に、研究開発を共同で進めることにした。

　2004年～2005年には、180nmの製造技術による8Mbitおよび4Mbitのテストチップを共同で試作し、要素技術の完成度を評価した。Numonyxが発足する直前の2008年2月には、90nm技術による128Mbitの相変化メモリを国際学会ISSCCで発表し、評価用サンプル(ここでは顧客による評価を意味する)の出荷を始めた。2008年3月に発足したNumonyxは、この時点までの開発資産を引き継ぎ、製品開発やマーケティングなどの活動を進めてきた。

　2009年12月に開催された国際学会IEDMでNumonyxが公表した開発ロードマップは、このようなものだ。まず180nm技術で要素技術(トランジスタや記憶素子などの製造技術)を開発し、要素技術を評価する。次に90nm技術で製品レベルのメモリチップを開発し、顧客の評価を受ける。そして45nm技術で本格的な量産用チップを開発する。45nm技術による相変化メモリの記憶容量は1Gbitである。タイムスケジュールとしては180nm技術が2005年、90nm技術が2007年、45nm技術が2009年となる。

　本格的な量産用チップは45nm技術による1Gbit相変化メモリとなる。Numonyxは128Mbitチップでの本格的な量産は考えていない。128Mbitチップのサンプルを顧客が評価し、その評価をフィードバックした1Gbitチップが市場で勝負をかけるチップになるということだ。「128Mbit相変化メモリの評価用サンプルは、30を超える顧客が評価している」。Numonyxのプレジデント兼最高経営責任者(CEO)を務めるBrian L. Harrison氏は2009年11月6日に東京で開催された記者会見でこのように述べていた。そしてこのときHarrison氏は、1Gbit相変化メモリのチップ(シリコンダイ)写真を披露した。

128Mbit相変化メモリのチップ写真	Numonyxのプレジデント兼最高経営責任者(CEO)を務めるBrian L. Harrison氏	2009年11月6日に東京で開催された記者会見でHarrison氏が披露した1Gbit相変化メモリのチップ(シリコンダイ)写真

　Numonyxは2009年12月に、電子デバイス技術の国際学会IEDMで1Gbit相変化メモリのメモリセル技術を発表した。メモリセルの面積は0.015平方μmとかなり小さい。メモリセルの面積は加工寸法(設計ルール)によって大きく変わるので、設計ルールの寸法Fとの相対値で評価する。例えば45nm技術であれば、Fは45nmとなる。セル面積は縦寸法×横寸法なので、正確にはFの2乗との相対値となる。

　メモリセルは普通、シリコンに2次元マトリクス状に配列される。この2次元マトリクスをメモリセル・アレイと呼ぶ。メモリセル・アレイには通常ワード線と呼ばれる直線状の配線とビット線と呼ばれる直線状の配線を接続しており、ワード線とビット線は直交(直角の角度で交差する)関係にある。つまりメモリセル・アレイの全体を見ると、数多くのワード線が平行に並んだ層があり、一方で直交する数多くのビット線が平行に並んだ層がある。

　仮に、ワード線とビット線が交差する領域だけにメモリセルが存在するとしよう。ワード線およびビット線の幅とピッチはそれぞれFと2Fだとする。するとメモリセルの面積は「4(Fの2乗)」となる。4(Fの2乗)の大きさは、半導体メモリでは最小のメモリセル面積だ。原理的には、メモリセル・アレイの読み出しまたは書き込みにおける何らかの制約なしには、4(Fの2乗)よりもメモリセルの面積を小さくすることは不可能である。

　ここでNumonyxが試作した1Gbit相変化メモリ技術のメモリセル面積を設計ルールFで換算すると、「5.5(Fの2乗)」となる。PCの主記憶に使われるDDR2 SDRAMやDDR3 SDRAMなどのDRAMのメモリセル面積は「6(Fの2乗)」～「8(Fの2乗)」なので、メモリセル面積からはDRAMと製造コストで競争できる力をNumonyxの相変化メモリが備えていると分かる。

　ワード線とビット線の間には通常、メモリセル・アレイから特定のメモリセルを選択するための素子(セル選択素子)と記憶素子が存在する。セル選択素子にはトランジスタあるいはダイオードが使われる。

　開発技術ではセル選択素子に縦型のpnpバイポーラトランジスタを採用してp型基板をバイポーラの一部とすることで、セル選択素子のシリコン面積を縮小している。「基本となる要素技術は128Mbit品の試作で開発したものを縮小している。45nm技術ではサリサイド技術と縦型バイポーラを組み合わせ、カルコゲナイド合金の品質を高めるとともに、プロセスのあちこちを改良した」(イタリアのNumonyxでR&D Technology DevelopmentのFellowを務めるRoberto Bez氏、IEDM会場ホテルでのインタビューから)。

　採用した45nm CMOSプロセスは、Intelがマイクロプロセッサ用に開発した高誘電率膜/金属ゲート(High-k/Metal gate)技術ではなく、多結晶シリコンをベースとする65nm CMOSプロセスを45nmに縮小して改良を加えたものである。これは相変化メモリの製造コストを考えたときには、当然の選択といえる。なおBez氏によると、MOSトランジスタはサリサイド技術、ゲート酸化膜厚は3nmである。

　1Gbit試作チップの詳細は、2010年2月に開催予定の国際学会ISSCCで明らかにされる。ISSCCのアドバンスプログラムによると1Gbitチップのシリコン面積はわずか37.5mmしかない。筆者は以前に1Gbitチップのシリコン面積を72平方mmと予想したのだが、大きく外してしまった。128Mbitチップのシリコン面積が36平方mmなので、1Gbitチップのシリコン面積は128Mbitチップと1.5平方mmしか違わない。ほとんど同じ大きさのチップになるとは正直、予想できなかった。驚くべき小ささだ。

　言い換えると、Numonyxの1Gbitチップは相当に低い製造コストで量産可能だということになる。1Gbitチップは「ワイヤレス端末に使われているNORフラッシュメモリを置き換えるだろう。ただし、NORフラッシュメモリの市場は拡大していないという問題を抱える。そこでNANDフラッシュメモリとDRAMの両方を搭載している携帯電話機で、DRAMの置き換えを狙う。相変化メモリは消費電力がDRAMよりも低く、シリコン面積は37平方mm程度と小さいので、競争力は十分にある」(イタリアのNumonyxでR&D担当バイス・プレジデントを務めるPaolo Cappelletti氏、IEDM会場ホテルでのインタビューから)。

　なお Cappelletti氏によると、1Gbit相変化メモリチップの製品化スケジュールは2010年前半がエンジニアリング・サンプル、2010年後半がコマーシャル・サンプル、2011年が量産開始だとする。2009年7月にNumonyxの最高技術責任者(CTO)であるEdward Doller氏が述べていたスケジュールからは若干の遅れが出ているようだ。

128Mbit相変化メモリ(PCM)と1Gbit PCMの概要	左がR&D Technology DevelopmentのFellowを務めるRoberto Bez氏、右がR&D担当バイス・プレジデントを務めるPaolo Cappelletti氏

　さて相変化メモリに関しては、2つの共同開発プロジェクトが別々に走っている。Numonyxの親会社であるSTMicroelectronicsとIntelが、「それぞれ別々の目的で相変化メモリ技術を活用しようと考え始めた」(Cappelletti氏)からだ。1件はSTMicroelectronicsとNumonyxによる埋め込み用相変化メモリの共同開発プロジェクト、もう1件はIntelとNumonyxによる積層メモリ用相変化メモリの共同開発プロジェクトである。

　STMicroelectronicsは、SoC(System on a Chip)に埋め込むメモリの将来候補として、相変化メモリに期待する。この埋め込み用相変化メモリ技術の共同開発成果が、2009年12月のIEDMで一部公表された。製造プロセスはロジック用の90nm CMOS、6層金属配線技術である。4Mbitのメモリマクロを試作してみせた。フラッシュメモリをはるかに超える、100万回の書き換え寿命を確認している。

　単体の相変化メモリセルと埋め込み用相変化メモリセルの大きな違いは、セル選択素子にある。埋め込み用ではセル選択素子にMOSトランジスタを採用した。これはもちろん、CMOSロジックプロセスと互換性を持たせるためである。

　Intelは、NANDフラッシュメモリを置き換えるメモリの将来候補として、相変化メモリに期待する。メモリ層を数多く積層することで、記憶容量を拡大する。この積層メモリ用相変化メモリ技術の研究成果の一部が、IEDMで公表された。

　1層のメモリセル面積としては原理的な極限である、「4(Fの2乗)」を狙いつつ、比較的容易に積み重ねられる構造のメモリセルを考案した。GSTの記憶素子の上に、カルコゲナイド合金のセル選択スイッチを積み重ねた構造の、柱状のメモリセルである。このスイッチ素子を共同開発チームは、「OTS(Ovonic Threshold Switch)」と呼んでいる。

　類似の構造の相変化メモリセルは、日立製作所が2009年6月に国際学会VLSI Technologyで発表済みだ。日立が考案したセルでは、セル選択スイッチに多結晶シリコンのダイオードを採用していた。

　IntelとNumonyxによる今回の発表では、64Mbitのメモリセル・アレイを試作。新しいアレイは100万回の書き換え寿命を示しており、まずまずの性能と言える。なお今回の試作では、メモリ層の積層はしていない。1層のメモリセル・アレイである。

　STMicroelectronicsはマイコンの大手ベンダーであり、フラッシュマイコンを超える性能(特に書き換え速度の高さと書き換え回数の多さ)を実現できるマイコンを見据えて埋め込み用相変化メモリの研究を手掛けていることは明らかだ。IntelはSSD(Solid State Drive)の大手ベンダーであり、SSDに搭載するNANDフラッシュメモリをMicron Technologyとの合弁会社で製造している。SSDのメモリコスト低減と性能向上を両立させるメモリとして、積層メモリ用相変化メモリ技術を開発し始めた。

　いずれの共同開発プロジェクトも成果が出始めたばかり。今後が非常に楽しみだ。