Intelは、ボルテージレギュレータをチップに統合して細粒度の省電力制御を行ない、無線RFをチップに統合し、DRAMを3Dスタックし、オンチップインターコネクトのアーキテクチャを一新し、しきい電圧に近い電圧で駆動できる回路設計を一部に導入し、22nmプロセス以降もオントラックで2年毎のプロセスの微細化を継続する。つまり、プロセス技術、回路技術、プロセッサアーキテクチャのそれぞれのレイヤで改革を進める。これが、Intelの今後の基礎技術の方向性だ。

　Intelは米サンフランシスコで2月19～23日まで開催された半導体の回路設計カンファレンス「ISSCC(IEEE International Solid-State Circuits Conference) 2012」で、こうした大きな技術方向性を示して見せた。非常に面白いのは、Intelが今回、実現が近づいたと示して見せた技術の多くが、2005年～2007年頃にIntelが自社の技術カンファレンス「Intel Developer Forum(IDF)」などで示して見せたものであることだ。実現までに、7～10年越しのR&Dに膨大な資金を投入することができなければ、王者の地位を守ることができない。Intelは、そう示している。

　Intelでアーキテクチャ面を統括するDavid(Dadi) Perlmutter(デビッド・パルムッター)氏(Executive Vice President, General Manager of the Intel Architecture Group (IAG) and Chief Product Officer, Intel)は、ISSCCのPlenary Sessionで「Sustainability in Silicon and Systems Development」と題したスピーチを行なった。Perlmutter氏のスピーチの大半は、今回のISSCCでのIntelの発表の紹介だったが、その背後にあるモチベーションとIntelの方向性が明瞭に見える。また、このスピーチは、Intelが過去1年間に行なってきた、技術方向性を示すプレゼンテーションの集大成ともなっていた。

　Perlmutter氏は、まず、コンピューティングパフォーマンスのニーズが衰えることなく続いていると説明した。下は、IntelでExaFLOPSスパコンを担当するShekhar Borkar氏(Intel Fellow and Principal Investigator DARPA Ubiquitous High Performance Computing)が昨年(2011年)の日本のプロセッサカンファレンス「COOL Chips XIV」で示したプレゼンテーションだ。Perlmutter氏のスピーチの冒頭は、このスピーチをなぞっていた。Intelの示すパフォーマンスのトレンドは明確で、2018年にエクサFLOPSへ向かうスーパーコンピュータから、クライアント(デスクトップPC)、ハンドヘルドデバイスまでが平行してパフォーマンスカーブを上げている。

COOL Chips XIVでのIntelのプレゼンテーション

　しかし、クラウド化が進めば、クライアント/ハンドヘルドのコンピューティングパフォーマンスのニーズは下がるのではないのか。この問いに、Perlmutter氏は、ムーアの法則とシャノンの法則という対比で応えた。コンピューティングに必要な消費電力はプロセスの微細化とともに下がって行く。つまり、クライアント/ハンドヘルドのチップでは一定の電力でコンピューティングパフォーマンスが向上して行く。

　それに対して、シャノンの通信容量の法則によって、一定の帯域での最大通信容量は制限される。そのため、より電力を消費しなければ伝送速度を上げることができない。無線では伝送距離が長くなればなるほど、電力の消費も増える。結果として、相対的にバックエンドのサーバーからデータを持ってくるより、ローカルでコンピュートした方が電力の消費が少なくなる。だからクライアントのパフォーマンスニーズが衰えることがない。このようにPerlmutter氏は説明する。クラウドが実際には省電力になっていないというこの論は、Intelの独創ではなく、よく言われている。

　Perlmutter氏は、その上で、パフォーマンスニーズを満たすには、大きなチャレンジがあると説明。1つは、トランジスタのパフォーマンスアップが鈍化しているため、プロセス微細化だけでは性能のゴールに到達できないこと。ギャップは広がる一方で、エクサスケール世代では、その差は250万倍になってしまうと言う。このギャップを埋めるのは、コンピューティングの並列化しかない。

　ところが、コンピューティングの電力効率も、実は低減が鈍化しており、プロセス微細化だけでは、電力効率が十分に上がらない。そのため、電力効率を上げる仕組みも必要となる。こうした問題を解決するために、Intelは、プロセス技術、回路設計、アーキテクチャの各段階で最適化を進めて行こうとしている。

COOL Chips XIVでのIntelのプレゼンテーション

　Perlmutter氏が最初に取り上げたのはプロセス技術、22nmのトライゲート3Dトランジスタで、特に低電圧時にパフォーマンスの低下が少ないことを利点に挙げた。次に取り上げたのは回路設計技術、「ニアしきい電圧(Near-Threshold Voltage)」で65nmのテストチップでは、しきい電圧である320mVの前後で電力効率が最も上がることを示した。低電圧時に効率が上がるのは、周波数は電圧に対してほぼリニアに上がるのに対して、アクティブ電力は電圧の2乗に比例して上がるからだ。

3Dトランジスタの断面図 PDF版はこちら

トランジスタの進化

初の22nmプロセスCPUであるIvy Bridge PDF版はこちら

COOL Chips XIVでのIntelのプレゼンテーション

32nmのニアしきい電圧テストチップ

　プロセッサアーキテクチャ面では、エネルギー効率を高めるために、業界全体がヘテロジニアス(Heterogeneous:異種混合)コンピューティング化へと向かっている。Intelも、この点は同様だ。しかし、ヘテロジニアスマルチコア化で進化するプロセッサの効率を上げるには、さまざまな工夫が必要となる。Perlmutter氏が取り上げた重要課題の1つは、DRAMアクセスの低消費電力化だ。

　現状のDRAMでは、アクセス時に、読み出したいデータの含まれたページ以外のページもアクティブにしてしまう。これがDRAMの電力効率を悪化させている。もし、必要なページだけをピンポイントでアクティブにできれば、DRAMの電力効率は劇的に向上する。しかし、そのためには、DRAMセルアレイをより小さな粒度で制御できるようにする必要がある。それを実現するには、DRAMのI/Oピンの数を増やさなければならない。Perlmutter氏は、3Dダイスタッキング技術で、そうしたDRAMアーキテクチャが実現できると説明する。

3Dダイスタッキング技術によるDRAMアーキテクチャ

　メモリをロジックチップにスタックすれば、DRAMの内部制御のアーキテクチャの革新だけでなく、低キャパシタンスかつ低ノイズで、電圧振幅の小さな伝送も実現できる。より小さな電力消費で、極めて広いメモリ帯域を得ることができる。Intelはこうした3Dダイスタッキングへの取り組みの例として、Micronと共同開発したメモリ技術「Hybrid Memory Cube(HMC)」を紹介した。この技術での電力効率は62mW/GB/secで、これはスマートフォン&タブレット向けのメモリLPDDR2の電力効率80mW/GB/secよりも低い。キューブの一番下にインターフェイスロジックチップを据えて、ホストCPU側と接続する仕様となっている。

Hybrid Memory Cube

　アーキテクチャ面では、省電力の制御も重要となる。Perlmutter氏は、プロセッサの省電力制御システムについても触れた。Intelの現在のCPUは、Power-management Control Unit (PCU)とセンサ群を統合することで、動的に電力を制御している。

　ただし、現在のプロセッサの省電力制御は、比較的大きな粒度で制御を行なう「Coarse-Grain」制御だとPerlmutter氏は語る。ワークロードのモニターや電圧と周波数の変更には、ミリ秒単位の時間がかかっており、そのために負荷が低いにも関わらず電圧と周波数の高い時間があり、電力のムダが生じている。この問題は、コア数が多いメニイコアになるに連れて大きくなる。今後は、より細粒度で省電力制御を行なう仕組みが必要だとPerlmutter氏は説明する。ソフトウェアとハードウェアを緊密に連携させ、短時間で電圧と周波数を遷移させる。

　Perlmutter氏は、そのためには、ボルテージレギュレータ(Voltage Regulator:VR)が、短時間で効率的に電圧を遷移できるようにしなければならないと言う。Perlmutter氏がそのためのソリューションとして挙げたのは、ボルテージレギュレータ(VR)のチップへの統合だ。「ボルテージレギュレータは、オフチップからオンパッケージに、オンパッケージからシリコンへの統合へと移行して行かなければならない」(Perlmutter氏)。

　ボルテージレギュレータの統合の方向については、Intelは2005年8月のIDF時に説明している。下が、その時のプレゼンテーションだ。現状では粒度の小さなアイドル時には、プロセッサの周波数と電圧を低減することができないため、無駄な電力が生じている。しかし、粒度の小さな電圧制御が可能になると、ムダを最小限にすることができる。チップ写真は、オンパッケージで統合したCMOSボルテージレギュレータだ。ISSCCでは、これよりさらに進んだオンパッケージ統合が紹介された。

ISSCC 2012でのファイングレイン周波数&電圧制御の例

2005年のIntel Developer Forum(IDF)時のボルテージレギュレータ統合とファイングレイン周波数&電圧制御のプレゼンテーション

　VRの統合は、Intelが次々世代の「Haswell(ハスウェル)」で採用すると言われている技術だ。VRをオンチップで統合すれば、速いレスポンスでの電圧の遷移が可能となる。また、異なるコアや異なるアンコア(プロセッサコア以外の部分)に、個別の電圧を供給することも容易になる。理想はオンダイ統合で、最もロスも少なく効率的だが、物理的な統合はハードルが高い。Haswellも実際にはオンパッケージでの統合なのか、よくわかっていない。

Hasswellの構造 PDF版はこちら

　IntelはISSCCで、無線のRFモジュールを統合したAtomベースのSoC(System on a Chip)を発表した。Perlmutter氏も、このRF統合についても触れたが、この技術も、2005年のIDF時に発表されている。その当時からの積み上げで最近の発表が成り立っていることがわかる。

2005年のIDF時の無線統合のプレゼンテーション

ISSCC 2012で発表した無線RFモジュールを統合したAtomベースのSoC

　Perlmutter氏はこのほか、微細化が進むにつれてオンダイとオフダイのインターコネクトの電力消費の比率が増えて行くことを説明。オンダイのインターコネクトであっても、コンピュートの電力が低減するペースに電力低減が追いつかないためだ。そのため、電力効率の高いインターコネクトを開発して行く必要があると言う。

通信に必要な電力

2007年に示した無線のRFモジュールを統合したSoC