Intelの次期CPU「Ivy Bridge(アイビーブリッジ)」には、PC版だけで4種類の異なるダイ(半導体本体)のバリエーションがある。最も小さな構成のダイは、90平方mmより小さいと推定される。22nmプロセスで、Intelはようやく2個のCPUコアとGPUコアを、100平方mmを切るローエンドのサイズのダイに押し込むことができるようになった。

　IntelはこれまでIvy Bridgeのダイ写真を公開してきたが、それはI/Oパッド部分などを省いた不完全なものだった。先週サンフランシスコで開催された半導体カンファレンス「ISSCC(IEEE International Solid-State Circuits Conference)」では、Ivy Bridge全体のレイアウトとダイサイズが示された。それをベースに作ったIvy BridgeとSandy Bridge(サンディブリッジ)とのダイの比較図が下だ。先週の記事で掲載した図から修正し、Ivy Bridgeのダイ写真に不足している部分は補完してある。

Ivy Bridge、Sandy Bridgeのダイレイアウト(PDF版はこちら)

　この図のSandy BridgeとIvy Bridgeは、同縮尺になるようにしてある。Intelから正式なIvy Bridgeの全体写真が発表されていないので、明確には言えないが、それほど大きくは違っていないはずだ。

　図中のIvy BridgeとSandy Bridgeは、どちらも4個のCPUコア、8MBのLL(ラストレベル)キャッシュ、GPUコア、2チャネルDDR3インターフェイス、PCI Expressなどを統合したダイだ。GPUコアの規模がSandy Bridgeの最大12 EU(execution unit)から16 EUに増えたことを別とすれば、構成はなかり似ている。ダイサイズはSandy Bridgeが216平方mmであるのに対して、Ivy Bridgeは160平方mm程度とされている。GPUパフォーマンスをアップしながら、約74%にシュリンクしたことになる。

　CPUコアプラスLLキャッシュのサイズを比較すると、Ivy Bridgeの方が約60%に縮小していることがわかる。プロセス1世代なら面積シュリンクの理論値は50%だが、最近のIntel CPUは50%まで縮小することは少ない。CPUコア上のレイアウトも、両コアで極似しており、コアレイアウトに大幅な変更も行なわれなかったことがわかる。

Ivy Bridgeファミリの種類(PDF版はこちら)

　Ivy Bridgeでは、4コア版から「チョップ(切り捨てる)」手法によって派生CPUのレイアウトを行なった。Intel流のモジュラー設計で、合計で4種類のダイへと派生させている。CPUコア数とLLキャッシュ量、そしてGPUコアの規模が異なる。GPUコアはパフォーマンスGPUコア「GT2」と、バリューGPUコアの「GT1」の2種類がある。

　Intelは、この4種類のダイで、メインストリームからバリューまでのデスクトップCPUと、パフォーマンスからバリューまでのノートPC向けCPUをカバーする。CPUブランド的に言えば、Core i7からCore i5、Core i3、そしてPentiumまでを置き換えて行く。最終的には、Celeronブランドも置き換わると見られる。

　この派生設計が、具体的にどのように行なわれたかを示すのが下の図だ。左上が4コアに8MB LLキャッシュ、大型GPUコアのGT2という最大構成の「Ivy Bridge 4+2」ダイだ。Intelは4+2をベースに、各ユニットの設計を変更することなく、3種類の派生ダイを設計している。

Ivy Bridgeのダイと切り捨てエリア(PDF版はこちら)

　まず、CPUコア2個に4MB LLキャッシュ、GT2コアの構成の「2+2」へは、2個のCPUコアとCPUコアに付随する各2MBずつのLLキャッシュスライスをチョップすることで実現している。ただし、この時に、図の最下辺のメモリパッドの部分も削る必要がある。Intelは実際にはそのためのデッドスペースを4+4の構成で設けてあり、2+2ではそのデッドスペース部分をチョップすることで構成しているようだ。2コア分のチョップエリアはYチョップエリアと呼ばれている。

　Intelは、4 CPUコアでGPUコアとキャッシュが少ないバージョン「4+1」も用意している。こちらは、4+4からLLキャッシュエリアを1/4削減し、連動してノースブリッジに当たるシステムエージェントなどの部分も一部チョップする。また、GPUコアは、サイズがほぼ1/2のGT1へと小型化する。この派生で削除する部分はXチョップエリアと呼ばれる。

　さらに、Intelは最小構成としてCPUコアが2個で、キャッシュもGPUコアも小さい「2+1」バージョンのダイも用意する。こちらは、XとYの両チョップエリアを削除する。その結果、デュアルコアでLLキャッシュが3MB、GT1グラフィックスのミニマムのIvy Bridgeが産まれる。

　Intelは似たようなチョップを、Sandy Bridgeでも行なっている。下はSandy Bridgeの派生図で、Ivy Bridgeの場合と同じようにチョップで派生ダイを作り出していることがわかる。Intelは同じ手法を次々世代のHaswell(ハスウェル)でも継続すると推測される。

Sandy Bridgeのダイレイアウト種類(PDF版はこちら)

　Intelはモジュラー設計といっても、ガチガチのハードマクロのブロックをチョップすることで、コンフィギュレーションの変更を行なっている。設計フロー自体に柔軟性を持たせる今時のSoC(System on a Chip)型の設計とは根本的に異なる。しかし、IntelはCPUコアなどを回路設計レベルでガチガチにチューニングするため、この手法が合理的と判断したと推測される。

　Sandy Bridge/Ivy Bridgeで、モジュラー設計が可能となった最大の理由はリングバスだ。CPUコアとLLキャッシュスライスはリングバスで接続されて並んでおり、簡単にコア数を調節できるようになっている。クロスバスイッチでは、コア間のバスのレイアウトを再設計しなければならないが、リングバスの場合は単純にリングストップの数が減るだけだからだ。ちなみに、リングの折り返しはシステムエージェントとGPUコアにある。そのため、CPUコアの数は自由に調整できるが、例えばGPUコア部分を完全に取ってしまうといったことはできない。

Ivy Bridge 4コアの全体図(PDF版はこちら)

　IntelはチョップによってIvy Bridgeのダイサイズにバリエーションを産み出す。ダイサイズは最大の4コア/8MB LLキャッシュ/GT2の4+4構成が160平方mm程度とされている。そこから逆算すると、4コア/6MB LLキャッシュ/GT1の4+1が140平方mmより小さなダイサイズ、2コア/4MB LLキャッシュ/GT2のパフォーマンスデュアルコアの2+2が120平方mm以下、ミニマムの2コア/3MB LLキャッシュ/GT1の2+2が90平方mm以下になると推定される。この推定を、Intel CPUのダイサイズロードマップに落とし込んだのが下の図だ。

Intelのダイサイズ移行図(PDF版はこちら)

　Sandy Bridgeに対して、Ivy Bridge系は70%ほど小さなダイとなり上下に並んでいる。一番小さな2+1は、4+4に対して60%以下のダイサイズになると推定される。次々世代のHaswell(ハスウェル)は190平方mm程度と推定されるため、Intelは22nmでは200平方mm以下のサイズにメインストリームまでのPC向けCPUを納めると見られる。45nmのNehalem(ネヘイレム)世代では、メインストリームCPUでも300平方mm近いサイズに達していたことを考えると、かなりダイはコンパクト化され、より利益を上げやすくしている。また、140～160平方mmのダイサイズは、Intelにとって元々スィートスポットのダイサイズだった。Ivy Bridgeで、そのサイズ帯に戻るとも言える。

　今回のIvy Bridgeの最小構成はダイサイズとしては、45nmプロセス時のデュアルコアAtom「Pineview(パインビュー)」に近い。Pineviewは2個のAtom(Bonnell) CPUコアにGPUコア、メモリインターフェイスその他の構成で87平方mmだった。つまり、100平方mmを切るローエンドのダイは、45nmではローパワー&ローコストコアのAtomだったのが、22nmではメインストリームコアのIvy Bridgeになる。2世代のプロセス技術の進歩で、メインストリームCPUコアがAtomの占めていた部分に入って来たと言える。