後藤弘茂のWeekly海外ニュース

IntelとTSMC/Samsungが3Dトランジスタで激突

14nmを積極的にアピールするIntel

 Intelは、第2世代の3Dトランジスタトライゲートのプロセスである14nmプロセスについて、積極的に発表を行なっている。製品の発売まで、肝心な部分は秘していた22nmプロセスの時とは大きく異なる。22nmでは製品発売まで隠し通したトランジスタの断面図まで公開して、14nmの優位をアピールする。Intelが14nmの宣伝に熱心な理由は、半導体業界全体を見渡すと明白だ。ファウンダリ各社が、3Dトランジスタで、ついにIntelに追いつきつつあるからだ。

Intelが公開した14nmプロセスのフィン断面図
Intelとファウンダリのロードマップ
PDF版はこちら

 そもそも、現在のバルクトランジスタ技術では、10nm台前半のノードに微細化しようとすると、FinFET(フィンフェット)型の3Dトランジスタにトランジスタ構造を変えるか、ウェハをFD-SOI(Fully Depleted Silicon On Insulator)に変えるか、どちらかの方法しか選択肢がない。バルクのプレーナトランジスタでは、ショートチャネル効果のためにゲート長を縮めることが難しくなり、ゲートピッチも縮小しにくくなっているからだ。そのため、ファウンダリ各社のFinFETへの移行は規定路線ではあるのだが、それによって、Intelが1世代先行していた利を失いつつある。

プレーナトランジスタから3Dトランジスタへの移行
PDF版はこちら

 ファウンダリの方が、通常はIntelよりプロセスドウェハコスト(処理を終えたウェハのコスト)が低い。そのため、ファウンダリ側が3Dトランジスタ技術で技術面でも追いつけば、ファウンダリの競争力が大幅に強化されるという期待の声が半導体業界にはある。問題は、そうしたファウンダリ企業への期待は、セミカスタムのファウンダリビジネスに力を入れようとするIntelにとって障害となることだ。

 つまり、問題はIntelの自社チップの競争力というだけに留まらなくなっている。なぜなら、Intelは、自社製品だけでは自社Fabのキャパシティをフルに埋めることができなくなりつつあり、ファウンダリパートナーを切に必要としているからだ。Intelがキャパシティを埋めるのに苦労しているのは、PC市場の成長の鈍化とともに、Intel製品のプラットフォームコストを下げなければならなくなり、そのためチップのダイサイズを縮小しているためだ。その一方で、スケールメリットを追求するためFabは大型化している。Intel CPUはプロセスが微細化する毎にダイ面積が縮小する方向にあり、従来通りかそれ以上に増えるキャパシティを埋めることは難しくなりつつある。

ファウンダリの14/16nmのバックエンドは20nmを流用

 Intelは14nmプロセスの概要発表で、同社のプロセス技術が他社よりも優位にあると誇った。当面のライバルとなるのはファウンダリFinFETで先行しているTSMCの16nmとSamsungの14nmだ。両社ともFinFETのリスク生産のフェーズにあり、年内に本格量産だ。ノードの名前だけを見ると、Intelと並んでいる。ただし、これらのノード名は、非常にミスリーディングで混乱を招きやすい。

 プロセスノードの名前は、昔はハーフメタルピッチ(Half Metal Pitch)かゲート長(Gate Length)に準じていた。つまり、配線レイヤーの最下層(M1:Metal 1)の配線間のピッチの半分か、トランジスタのゲート部分の長さをプロセスノード名としていた。しかし、ロジックプロセスでは、90年代にトランジスタの高速化のために、ゲート長はCMOSスケーリングの0.7倍よりも速いペースで小さくなり乖離した。一方でロジックのM1メタルピッチは配線の高速化のために、スケールダウンが遅くなった。

 そのため、現在のロジックプロセスでは、ノード名称と合致する寸法がなくなっている。つまり、28nmプロセスと言っても、名前の根拠となるべき28nmの寸法は主要部分にはない。ノード名は、単に自社比のプロセスノード世代を示す、根拠の薄い数字になってしまっている。自社比較では、前世代のプロセスに対して、デバイス密度やSRAM密度で2倍になることが目安となっていたが、これも揺らいでいる。

 ファウンダリ各社のFinFET戦略は、配線層のバックエンド(Back End Of Line:BEOL)については、20nmプロセスの技術を流用するというものだ。つまり、メタルピッチは20nmのままで、フロントエンド(FEOL:Front End of Line)のトランジスタだけをプレーナFETからFinFETにに変える。言い換えれば、20nmのバックエンドのプロセスに、プレーナFETとFinFETの2種類のトランジスタバージョンがある。それならトランジスタ密度が上がらないはずなので、プロセスノード名は20nmのままでよさそうだが、ファウンダリのほとんどは14nmまたは16nmというノード名をつけた。ノードの名前とデバイス密度は、遊離してしまっている。

ファウンダリのプロセス微細化
PDF版はこちら

 そのため、ファウンダリのFinFETプロセスでは、14nm/16nmという名前がついていても、バックエンドは20nmプロセスと共通であるために、トランジスタ密度が高まらないという状況にあった。14nm/16nmの実態は、20nm版のFinFETプロセスで、トランジスタ密度は同じだが、性能が向上し、電力が減るプロセスという位置付けだった。それに対して、Intelでは32nm→22nm→14nmと、メタルピッチとゲートピッチの両方とも縮小している。つまり、Intelチップは性能が向上し電力が減るだけではなく、面積も小さくなる。

TSMCがARM Techcon 2011で公開したプロセス技術移行図。20nmと16nmはどちらも28nmとの比較となっておりエリアスケーリングは63%で変わらない

 そこで、Intelは昨年(2013年)以来、ファウンダリの14/16nmプロセスは“真の14nm世代と言えない”という批判を繰り返してきた。Intelは14nmプロセスの発表時にもこの主張を繰り返している。Intelの14nmの報道記事では、IntelがファウンダリのFinFETプロセスは16nmだとして批判しているというものもあったが、これは間違えている。Intelは、Webカンファレンスで、ファウンダリのFinFETプロセスは、密度を見れば20nmと変わらないと批判している。呼び方だけを14〜16nmに変えたと痛烈に非難していた。

半分は正しいIntelの批判

 Intelのこの批判は、半分は正しいが、半分は間違っている。というのも、ファウンダリのFinFETプロセスは、当初の計画と現在とは異なるからだ。現在は、メタルピッチに関して言えば20nmプロセスと同じだが、ゲートピッチは縮小するパターンが出てきている。

 ファウンダリ各社は、20nmでダブルパターニングを導入してメタルピッチを28nm世代の90nmから一気に64nmへと縮めた。このジャンプは大きく、このメタルレイヤーは14/16nmプロセスでも引き継がれる。しかし、ゲートピッチについては、Intelの批判に対応するように、20nmから14/16nmで縮めようとしている。

 例えばファウンダリのFinFETで先行する2ベンダーの片方のSamsungは、Contacted Poly Pitch (CPP)をロジックゲートで78nm、SRAMビットセルで84nmと短縮した。Samsungの20nmプロセスのCPPは90nmなので、ロジックでは14nmへの移行で14%ほどセルの横幅が狭まる。メタルピッチは20nmと14nmで同じなので、セル面積的にも14%ほど縮小することになる。同じプロセスはGLOBALFOUNDRIESも採用するが、GLOBALFOUNDRIESがSamsungプロセスを採用した理由の1つは、このシュリンクだった。

ARM TechconでSamsungの発表した14nmプロセスのスペック
Samsungは20nmプロセスからメタルピッチを64nmに縮小した

 一方、Samsungと平行するTSMCは20nmと同じメタルピッチで同じゲートピッチの16nmプロセス「16FF」でFinFETを始めるが、こちらも改良した「16FF+」を続けて投入する。16FF+のスペックは公開されていないが、Samsungと同様にゲートピッチを縮めて来ると見られる。

 各社がゲートピッチを短縮するのは、FinFETになるとショートチャネル効果が抑制されるため、トランジスタのゲート長(Gate Length)を短くしやすくなり、その結果ゲートピッチを短くしやすくなるためと見られる。メタルピッチは露光技術上の制約だけでなく、FinFETのフィンピッチとのバランス上短縮することが難しい。

ファウンダリのプロセス微細化
PDF版はこちら

 こうした状況にあるため、ファウンダリのFinFETプロセスは、必ずしも20nmプロセスと同じトランジスタ密度ではない。Samsungの場合は、デバイスのスペックだけで、計算上、ロジックで最大14%ほど密度が上がる。実際にはセル設計の最適化などで15%以上密度が上がるとしている。もっとも、20nm→14nmなら、ノードの数字だけで見れば、デバイス密度は2倍に上がらなければおかしい。15%ではノード比較では充分ではない。しかし、Intelの批判よりも、ファウンダリ側のFinFETプロセスがスケールダウンすることは確かだ。

同じ14/16nmノードでIntelとファウンダリを比較すると

 ファウンダリ各社は、Intelの批判に応えるように14/16nmプロセスを縮小しつつある。とは言え、Intelの14nmプロセスはスペックが強力であるため、それでもファウンダリの14/16nmプロセスはデバイス密度で並ぶことができない。Intelの14nmは、最小メタルピッチがなんと52nmで、22nmの80nmから65%に縮小した。さらにゲートピッチも90nmから70nmへと縮小した。そのため、ゲートピッチ×最小メタルピッチでは、22nmから14nmで50.6%にまでスケールダウンしている。

 下はIntelプロセスとファウンダリ2社のゲートピッチ×最小メタルピッチの比較図だ。Intelは22nmからM1ピッチより、M2以上のMxピッチの方が狭くなっている。22nmの場合、M1が90nmでCPUプロセスならM2/3が80nmだ。そのため、Intelは比較にはM1ピッチではなく最小のMxピッチを使っている。これは、ロジックセルの面積を制約するメタルピッチは、横方向のM3ピッチであるためだ。

IntelとファウンダリのFinFETプロセスの比較
PDF版はこちら
Intelの22nmの配線層。M2/3がM1より細いことが分かる

 この図では最小メタルピッチで描いており、さらにM1ピッチのデータも加えてある。例えば、22nmの図では小さい方の点線四角が最小ピッチの面積で、上にはみ出した点線四角がM1ピッチでの面積だ。14nmプロセスのM1ピッチは不明なので60nmと仮定して描いてある。

 図で分かる通り、Intelの22nmと比べるなら、TSMCの最初のFinFETプロセス「16FF」はメタルピッチが狭い。Intel 22nmはシングルパターニングTSMC 16FFはダブルパターニングでその差が出ている。Samsung/GLOBALFOUNDRIESの最初のFinFET「14LPE」は、ダブルパターニングのメタルピッチに加えてCPP(Contacted Poly Pitch)がロジックトランジスタで78nm(SRAMは84nm)と狭いのでさらに小さい。しかし、Intelの14nmと比べると、TSMCもSamsung/GLOBALFOUNDRIESもどちらも面積がかなり広い。引き離されている。

 さらに、Intel自身のプロセスでロジックエリアを比較すると下の図のようになる。こちらで、面白いのは、ゲートピッチとインターコネクトピッチのどちらも、32nmから22nmへの移行の時よりも22nmから14nmの移行の方が縮小している点。つまり、数字上では、32nm→22nmの移行より、22nm→14nmの移行の方がシュリンク率が高く、よりチップが密で小さくなる。

Intelのプロセスルールのシュリンク
PDF版はこちら

 この図を見れば分かる通り、Intelのプロセスノードでは、45nmから32nmへはシュリンク率は相対的に大きかったが、32nmから22nmはやや鈍り、57%程度になる。それが、22nmから14nmでは、再び50.6%と順当なシュリンク率になっている。実はIntelも、最初にFinFETへ移行した時は、通常よりシュリンクを緩め、やや安全策を採ったことが伺える。そのために、Intelの22nmプロセスは登場時に「22nmではなく26nm程度」といった批判を浴びた。

 ちなみに、半導体ロードマップのITRSロードマップで、各パラメータの予想を見ると下のようになる。

ITRSロードマップの11年と13年の比較
PDF版はこちら

デバイス密度でファウンダリに初めて優位に立ったIntel

 Intelと大手ファウンダリの比較で非常に重要なのは、同じ数字のプロセスノードで比較した時に、Intelの方がゲート密度で上回ったことだ。実は、これはかなりの“事件”だ。これまでは、性能重視のIntelのプロセスは、性能では優れるが、ロジックデバイスの密度ではファウンダリに劣っていた。例えば、Intelの32nmとTSMCの28nmなら、Intelがゲートピッチ112.5nm×メタルピッチ112.5nmであるのに対して、TSMCは118nm×90nmで、TSMCの方が83%と小さかった。

 大手ファウンダリもそれを示すためにわざわざ28nmのように、Intelのプロセスノードよりも小さな数字をノード名としてつけていた。大手ファウンダリも、以前はIntelと揃えたプロセスノード名を使っていたのだが、Intelより密度が高いことを示すためにノードの数字を変えたという経緯がある。大手ファウンダリが密度を追求したのは、顧客の第1の関心がチップサイズを小さくしてコストを下げることにあったからだ。

 ところが、14nmではこの関係が逆転する。Intelの方が大手ファウンダリの14/16nmプロセスよりもロジックエリアが小さい。その上、ファウンダリ各社は、FinFETの本格量産のフェーズもIntelより1歩遅れている。Intelも14nmではかなりもたついたが、それでもまだリードを保っている。そのため、Intelの方が同じ14nmでもゲート密度が高く、しかも早くに提供できる。

 また、以前はファウンダリの方が配線技術でも稠密だった。IntelはCPUのために配線抵抗を抑えた太い配線層に注力していた。しかし、今はIntelもSoC(System on a Chip)プロセスを導入してファウンダリ並に密な配線層を提供している。

Intelはゲート密度を高めるため密な配線層をSoCプロセスで導入した

 Intelは、この14nmでファウンダリビジネスを軌道に乗せようとしている節がある。そのため、大手ファウンダリと純粋にプロセス技術で比較して、利点があることを強調している。一方、ファウンダリは、これでようやくIntelに3Dトランジスタで追いつき、低電圧時の性能/電力を大幅に改善できるようになる。市場の焦点となっているモバイル機器で、Intelとプロセス技術面で戦いやすくなる。

(後藤 弘茂 (Hiroshige Goto) E-mail