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IEDM 2007レポート

Intel、量産用45nmプロセスの詳細を公表

会期:12月10日~12日(現地時間)

会場:米国ワシントンD.C.
    Hilton Washington and Towers



 Intelが45nm世代の量産用プロセス技術の詳細をIEDM 2007で発表した(講演番号10.2)。これまでにIntelは45nmプロセスの概要を報道関係者向けに何度か発表してきたものの、競合他社を含めた半導体メーカーのエンジニアに対してプロセスの詳細を公表したことはなかった。

 45nmプロセスにIntelが言及した時期は早く、かなり以前に遡る。2003年11月には日本で開催された報道関係者向け発表会で、将来の45nmプロセスに触れている。このときすでに、「トランジスタのゲート絶縁膜に高誘電率膜を採用し、ゲート電極に金属材料を採用してリーク電流を低減する(High-k/Metal gate)」という45nmプロセスに対するIntelの基本的な方針が示されていた。

 その後、2006年1月末には45nmプロセスによる153Mbit SRAMの試作成功を報道関係者向けに発表した。ただしこのときは、High-k/Metal gateについては触れていない。

 半導体メーカーのエンジニアを驚かせたのは、2007年1月末にIntelが次期マイクロプロセッサ「Penryn(ペンリン)」(コードネーム)の試作に成功したと報道機関向けに発表したときである。High-k/Metal gateの採用を明らかにしたからだ。それもnチャンネルFETとpチャンネルFETの両方にHigh-k/Metal gateを採用するという、最もアグレッシブなプロセスである。

 半導体製造の世界で「アグレッシブ」は、どちらかというと避けるべき姿勢だ。既存技術の延長で量産できるのであれば、その方がずっと安全であり、リスクが少ないからだ。「コンサバティブ」が王道なのである。

 CMOSデバイスの王道とは、トランジスタのゲート絶縁膜に酸化膜、ゲート電極に多結晶シリコンを使うことである。90nm世代や65nm世代などではゲート絶縁膜の誘電率を高めるために酸化窒化膜(オキシナイトライド膜)を採用し、ゲート電極の多結晶シリコンを一部だけ金属化して低抵抗化するシリサイド技術を駆使することが多いものの、既存技術の改良版であることに変わりはない。

 しかし、90nm世代と65nm世代では、ゲート絶縁膜の薄膜化によってリーク電流が無視できないほど大きくなってしまうという問題を抱えてしまった。微細化によってリーク電流の問題は悪化の一途とたどる。どのように対処するか。その回答の1つがHigh-k/Metal gateである。高誘電率材料によってゲート絶縁膜を厚くすれば、リーク電流が減る。

 High-k/Metal gateを採用すればリーク電流が大幅に減ることは、半導体メーカーのエンジニアにとっては常識であり、分かりきったことである。問題は、これまでに量産実績のない材料を導入することによるリスクだ。それもゲート絶縁膜とゲート電極の両方の材料を変更するのである。どちらか一方の変更だけでも大仕事であり、できればやりたくないと考えても当然の仕事なのだ。エンジニアが抱える精神的な重圧は、ものすごく大きなものになったと想像する。しかもIntelが選んだのは、nチャンネルFETとpチャンネルFETでゲート電極に異なる材料を採用するプロセスである。量産に失敗したら、企業の存続を揺るがすことになりかねない。

 「High-k/Metal gateで本当に量産できるかどうか」を見極めたい。半導体メーカーのエンジニアがIntelの講演に期待したのは「量産適用が可能な技術か否か」に尽きると言い切ってよいだろう。その期待の半ばは、Intelの講演者が最初に言葉を発したときに叶えられた。講演者はこう述べたのである。「われわれはリバースエンジニアリングを恐れている」と。リバースエンジニアリングとは、要するに真似である。もう少し上品に表現すれば、他社と同じあるいは類似の技術を使うことだ。Intelが真似を恐れている。もちろん、単なるジョークの可能性もあるのだが、IntelにとってはHigh-k/Metal gateが45nm世代の本命となる量産技術だからこそ、本音が漏れたのだと思いたい。ひょっとしたらIntelは、IEDMで技術発表などしたくなかったのかもしれない。そんなことすら想像してしまった。

●歩留まりの上昇曲線は65nm世代と変わらず

 IEDMは会場内での写真撮影が禁止されている。このため残念ながら、講演で使用したスライドを直接はご紹介できない。ただし使用したスライドの中には過去に公表されたスライドと同じとみられる資料もあるので、再掲載しながら講演内容を説明したい。

SRAMセルの電子顕微鏡撮影像。2006年1月末に報道関係者向けにリリースしたもの。セル面積は0.346平方μm。IEDMでも同じ写真を使っていた

 講演中で最も迫力があったのは、製造歩留りの上昇曲線(正確には欠陥密度の低下曲線)を示したスライドである。時間の経過とともに製造技術がこなれてきて欠陥密度が低下していく実績を示した曲線なのだが、130nm世代、90nm世代、65nm世代の曲線とほぼ同様に、High-k/Metal gateを駆使する45nm世代でも欠陥密度が低下していく曲線が描かれていた。45nm世代は2006年半ば~2007年末にかけて欠陥密度が一気に低下しており、High-k/Metal gateの影響がまったく感じられない。このスライドには相当に驚くとともに、Intelの底力を見せ付けられる思いだった。

 製造品目別では、SRAMと3種類のマイクロプロセッサで非常に高い製造歩留まりを得ていると講演者は述べていた。マイクロプロセッサの1つは「Penryn」、もう1つは「Harpertown(ハーパータウン)」、最後の1つは「Wolfdale-DP」のことだろう。また2つの300mmウェハ対応工場で非常に高い製造歩留まりを挙げているとした。工場の1つは米国アリゾナ州の「Fab32」を指すものとみられる。

●pチャンネルFETの性能が大幅に向上

 High-k/Metal gateの材料が何であるかは、IEDMでも公表されなかった。High-kの材料は以前から報道関係者向けに発表していたのと同様に「ハフニウム系材料」とし、Metal gateの材料は明らかにしなかった。45nmプロセスで製造された半導体チップが市場に出てしまえば、大手半導体メーカーはチップを入手し、集束イオンビーム装置や質量分析装置などの解析装置を駆使してMetal gateの材料を突き止めてしまうだろう。2008年中にはゲート電極材料が何であるかは知られてしまう。時間稼ぎであることはIntelも承知の上で、材料名を公表しなかったとみられる。

既存のMOS FETとHigh-k/Metal gateを使ったFETの構造 High-k/Metal gateを使ったpチャンネルFETの断面を、透過型電子顕微鏡で観察した像。Intelの報道関係者向け資料写真から

 nチャンネルFETとpチャンネルFETでは、ゲート電極の金属材料は異なっている。これも以前からIntelが報道関係者に明らかにしていた内容と同じである。製造手順は、High-kを始めに成膜し、Metal gateを最後にする「High-k first, Metal-gate last」だった。Metal gateの候補とされる材料は一般的に、高温に弱い。Intelが採用した材料も、同様とみられる。High-kの成膜には、単原子層ずつ成長させるALD(atomic layer deposition)を駆使した。酸化膜換算のHigh-k膜厚は1.0nmである。Metal gateはpチャンネルFETの金属ゲートを先に成膜し、nチャンネルFETの金属ゲートを後に堆積させた。このためpチャンネルFETの金属ゲートは下層がpチャンネル用金属層で、その上にnチャンネル用金属層が積み重なった構造となっている。

 pチャンネルFETにはまた、第3世代のシリコンゲルマニウム(SiGe)歪みシリコン技術を導入した。第2世代に比べてSiGeのGe組成を増やすとともに、SiGe層をチャンネルに近付けた。なおGeの組成比は第1世代(90nm世代)が17%、第2世代(65nm世代)が23%、第3世代(45nm世代)が30%と説明していた。

 High-k/Metal gateで製造した45nmトランジスタのゲートリークは、65nm世代に比べると劇的に低下した。nチャンネルFETのゲートリークは25分の1以下に、pチャンネルFETのゲートリークは1,000分の1以下になった。トランジスタの駆動電流はnチャンネルFETが65nm世代に比べて12%向上し、pチャンネルFETでは65nm世代に比べて51%も向上した。

 この結果、平均の駆動電流は65nm世代に比べて32%増えた。リング発振器の遅延時間は電源電圧が1.1Vのときに5.1ps。65nm世代では電源電圧が1.2Vのときに遅延時間が6.65psだったので、23%ほど高速化できたことになる。また153Mbit SRAMの動作周波数が、電源電圧が1.3Vのときに最大4.7GHz、1.1Vのときに最大3.8GHz、0.8Vのときに最大2GHzに達することを明らかにした。リソグラフィには光波長193nmのドライ露光を採用している。IEDMでは講演時間の制限から、リソグラフィ技術の詳細は明らかにしなかった。

□IEDM 2007のホームページ(英文)
http://www.his.com/~iedm/
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【2004年4月8日】Intel、CPUやチップセットを無鉛化
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【2003年11月5日】インテル、45nmプロセスに向けたリーケージ削減技術などを発表
http://pc.watch.impress.co.jp/docs/2003/1105/intel.htm

(2007年12月12日)

[Reported by 福田昭]

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