90nmプロセスのCPUとして提示されたPrescott(左)とDothanのダイ写真

10月5日発表

　インテル株式会社は5日、都内でCPUの技術に関する説明会を報道関係者向けに開催し、90nmプロセスの現状や、将来の技術ロードマップを発表した。

　この中で、Intelのロバート・S・チャウ インテル・フェロー兼技術・製造本部 トランジスタ・リサーチ ディレクタが、2007年の45nmプロセスで導入されるリーク電流(リーケージ)削減技術を発表した。

●ゲート絶縁膜と電極の素材を変更してリーケージ削減

ロバート・S・チャウ インテル・フェロー兼技術・製造本部 トランジスタ・リサーチ ディレクタ

　リーケージ削減技術の概要は、ゲート絶縁膜の材料を、現在使われている二酸化シリコンから高誘電率(High-k)に、ゲート電極の材料を、現在使われているポリシリコンから金属にするというもの。

　プロセッサの小型化に伴って二酸化シリコンのゲート絶縁膜も1.2nm、原子数個分のレベルまで薄くなっているが、この状態では「蛇口を閉めても水がしたたたる」(チャウ氏)ように電流が漏れ(リーク)してしまう。High-kでは絶縁膜を3nmまで厚くでき、リーケージを100分の1以下に抑えることができるという。

　ただし、High-kとポリシリコンのゲート電極の相性が悪いため、性能が低下してしまう。このため、ゲート電極に金属素材を採用した。

　チャウ氏は、二酸化シリコンからHigh-kへの切替を「心臓移植」に例えた記事を引き合いに出し、その困難を表現したが、Intelは5年でHigh-k材料を特定したという。また、この技術により、ムーアの法則の有効性をさらに10年継続できるとした。

　なお、6日に都内で開催される「ゲート絶縁膜国際ワークショップ2003」でも、詳細が説明される。

Intelのプロセッサ技術の変遷。High-kと金属電極は2007年の45nmプロセス世代から導入される	トランジスタの構造。ゲートに一定の電圧がかかっている間だけ、ソースからドレインへの電流が、チャネルを流れる。ゲートがスイッチの役割を果たす。ゲートとソース/ドレイン/チャネルの間には絶縁膜がある	現代のトランジスタでは、絶縁膜の厚みは原子5個分程度
現在絶縁膜に使われている二酸化シリコンと、High-kの比較	High-k絶縁膜の製造過程。Step 1、2で原子レベルの前駆体を載せ、Step 3で異なる前駆体を載せる。2つの前駆体が反応し、膜を形成する	High-kはポリシリコンのゲート電極と相性が悪く、問題が発生する
そこで、ゲートの材料をポリシリコンから金属に変更した	High-kと金属ゲートにより、リーケージが減り、駆動電流が高くなった

●90nmの歩留まり向上速度は過去最高

城浩二 取締役 開発･製造技術本部長

　チャウ氏の発表に先立ち、インテルの城浩二 取締役 開発･製造技術本部長が90nmプロセスの現状と、90nm以降に向けた研究開発について説明した。

　この中で90nm世代のプロセッサを特徴付ける技術として、低誘電率の層間絶縁膜、50nmのゲート長、歪みシリコン、300mmウェハを紹介。特に歪みシリコンは、シリコン格子を歪ませることで電子の流れを高速化し、駆動電流を10～20%向上させるとした。

　また、90nmの歩留まり向上速度は0.13μmプロセスまでの速度と比較して過去最高で、すでに量産可能な水準に達しているとし、90nmプロセスの開発が順調であることを強調した。

90nm世代のトランジスタ	歪みシリコンにより性能を向上	90nmプロセスの歩留まり向上は過去最高
左からプロセスの微細化、ゲート長の微細化、ゲート酸化膜の薄膜化の変遷
7層の銅配線(写真左)は、層間絶縁膜に「Carbon Doped Oxide」を採用(中)。他社では4層の層間膜を採用するが、Intelは2層でコストダウン(右)
供給電圧を下げて省電力化を図りつつ、駆動電流を増大	Intelでは、CPUと同じ構造になるSRAMをテクノロジー・ドライバとして、プロセス技術を開発している

●2010年には20GHz

ムーアの法則に則り、2010年に20GHzのCPUを予測

　今後の製造プロセス導入については、2005年に65nm、2007年に45nmを計画。45nmプロセスではゲート長が25nmまで縮小されるが、実験レベルでは15nmまで実現したとし、プレーナー型CMOSの縮小を進めていく。一方、非プレーナー型のトライゲート・トランジスタ構造の研究開発も進める。プレーナー型、非プレーナー型のどちらを採用するかは、今後の技術動向次第で決めるとしている。

　こうした技術により、2010年には動作周波数20GHzで、10億以上のトランジスタを搭載するCPUを予測しているとした。

ゲート長は15nmまで動作を確認	プレーナー型のテラヘルツ・トランジスタ(左)と、非プレーナー型のトライゲート・トランジスタ

●EUVマスクやパッケージング技術の開発も

　説明会後半ではインテルの大藤武 開発・製造技術本部 リソグラフィ開発部長がマスク技術について、市川公也 開発・製造技術本部 テクノロジーソリューションセンター部長がパッケージング技術について説明した。

　マスク技術では、極紫外線(EUV)マスク技術がトピックとして取り上げられた。これは、製造プロセスの微細化に対応するため、現在使用されている光源よりも波長の短いEUVでマスクを露光する技術。現在の光源は193nmの波長までとなり、以降は13nmのEUV露光に移行するロードマップが提示された。

　こうしたマスク技術の開発はIntel社内で行なわれており、社内にマスクショップを持つことが競争力を高めていると強調した。

Intelのマスク技術のロードマップ。ただし、最新のロードマップでは、この図にある157nmの波長をスキップしている	通常の光フォトマスクは石英を通して露光するが、EUVマスクでは反射膜に反射させて露光する	インテルが製造したEUVマスク

　パッケージングについては、壊れやすいLow-k材料を採用したプロセッサをパッケージする技術や、モバイル機器向けのシステム・イン・パッケージ(SIP)のためのダイ積層技術などについて説明された。

　とくにSIPについては、より多くの層を重ねるためにダイを薄くし、50μmのダイを8枚積層する研究が進められているとした。また、サンプル出荷中のフォールデッド･スタックド・チップ・スケール・パッケージでは、ロジックとメモリを組み合わせたパッケージを、柔軟に構成できるメリットを説明した。

パッケージングの開発拠点は日本にもあり、現在は主に携帯電話向けチップのパッケージングを開発している		90nmプロセス製品にはオーガニック・フリップ・チップパッケージを採用
超薄型パッケージングでは厚さ50μmのダイを8枚積層	柔軟な構成が可能なフォールデッド･スタックド・チップ・スケール・パッケージ	会場に展示された300mm(左)と200mmのウェハ

□インテルのホームページ
(11月5日現在、この件に関する情報は掲載されていない)
http://www.intel.co.jp/
□関連記事
【2001年11月27日】Intelがテラヘルツ・トランジスタ技術を発表
http://pc.watch.impress.co.jp/docs/article/20011127/intel.htm

(2003年11月5日)

[Reported by tanak-sh@impress.co.jp]