IntelのCPU「Haswell」向けDRAM技術

　半導体のデバイス技術とプロセス技術に関する研究成果を発表する国際会議「Symposium on VLSI Technology」(VLSI Technology)と、半導体の回路技術に関する最新の研究成果を発表する国際会議「Symposium on VLSI Circuits」(VLSI Circuits)が、京都でそれぞれ6月11～13日と6月12～14日に行なわれた。

　VLSI TechnologyとVLSI Circuitsは毎年初夏に同じ会場で、会期を1日ずらして3日間の日程で技術カンファレンスを開催してきた。そこで両者をひとくくりにして、「VLSI XXXX」(XXXXは西暦)と称することが多い。プロセス技術からトランジスタ技術、回路技術、試作チップまで広い範囲の研究開発情報をまとめて収集できる、半導体の世界では珍しい国際学会である。

　開催拠点は西暦偶数年が米国のハワイ、奇数年が日本の京都となっている。2013年の「VLSI 2013」は、京都開催の年である。

　デバイス・プロセス技術を対象とするVLSI Technology 2013(2013年VLSI技術シンポジウム)の投稿論文数は164件。前回のハワイが205件、前々回の京都が185件であったのに比べると、やや減ってきた。採択論文数は68件で前回の79件に比べるとこれもやや少ない。採択率は41%である。

　採択論文の国/地域別のトップは日本で19件、次が米国で15件、3位が欧州(EU)で13件、4位が台湾で10件となっている。米国の減少と台湾の増加が目立つ。

VLSI Technology(VLSI技術シンポジウム)の投稿論文数と採択論文数、採択率の推移

VLSI Technologyの国/地域別採択論文数の推移

　回路技術を対象とするVLSI Circuits 2012(VLSI回路シンポジウム)の投稿論文数は396件と、2012年のハワイ開催での383件に比べてわずかに増加した。採択論文数は109件である。採択率は28%であり、例年と変わらず狭き門となっている。

　採択論文の国/地域別のトップは米国で、47件と4割強を占める。2位は台湾で19件、3位は日本で18件、4位は韓国で10件である。ここまでが2桁の採択論文数を誇る。また台湾が初めて2位に上昇し、これまでずっと2位を確保してきた日本が初めて3位に転落した。

VLSI Circuits(VLSI回路シンポジウム)の投稿論文数と採択論文数、採択率の推移

VLSI Circuitsの国/地域別採択論文数の推移

22nmの最先端ロジックと混載可能なDRAM技術

　VLSI Technologyのカンファレンス初日である11日には、PC業界の注目を集めているIntelの最新CPU「Haswell」シリーズに内蔵される内蔵GPUの最上位モデル「GT3e」で、4次キャッシュに採用されたと推測されるeDRAM(Embedded DRAM)技術の発表があった(R.Brainほか、講演番号T2-1)。

　発表論文のタイトルは「A 22nm High Performance Embedded DRAM SoC Technology Featuring Tri-gate Transisters and MIMCAP COB」である。このタイトルからすでに、いくつかの事が分かる。Intelの最先端プロセスである22nmのトライゲートトランジスタ技術を採用していること。eDRAMはSoC(System on a Chip)との混載を前提としていること。DRAMキャパシタは「MIM(Metal Insulator Metal)構造」と呼ばれる、絶縁膜を金属膜で挟んだ構造であること。DRAMキャパシタは、ビット線金属配線の上層に作り込んでいること(COB:Capacitor Over Bitline)などだ。

　22nmのトライゲートトランジスタ技術はCPU「Haswell」と基本的には同じトランジスタ技術である。ゲートは高誘電率絶縁膜と金属ゲート(HKMG)で、これもHaswellを始めとする22nmのロジックプロセスと変わらない。より正確に言えば、Intelが開発した22nmのSoCプロセス(名称は「P1271」)の派生品としてeDRAMは開発された。この点は、既存のDRAMチップとはまったく違う。

22nmのSoCプロセスに使われるトランジスタの種類。DRAMセルの選択トランジスタには、リーク電流が最も低いUltra Low Power+(ULP+)タイプが使われた

キャッシュSRAMの3分の1のセル面積

　22nmプロセスで設計されたDRAMセルの大きさは0.029平方μm(ミクロン)。設計ルール(F:Feature Size)の2乗(F2)で換算すると、約60F2となる。既存のDRAMチップのセル面積が6～8F2なので、発表されたeDRAMのセル面積は極めて大きいことが分かる。SoCプロセス互換であることが前提であるため、集積密度では一般的なDRAMチップには遥かに及ばない。

　もちろん、SRAMキャッシュのセル面積が150～200F2に達することを考慮すれば、eDRAMの60F2は十分に高密度である。その意味では、メモリアーキテクチャでSRAMキャッシュの下層に位置するキャッシュメモリとしての役割(大容量かつ低コスト)は十分に果たしている。なおIntelが試作した22nmトライゲート技術によるSRAMのセル面積は0.092平方μmだったので、eDRAMのセル面積は約3分の1と小さい。

DRAMセルアレイの電子顕微鏡写真(真上から見たところ)

DRAMセルアレイの電子顕微鏡写真(斜め上から見たところ)

1Gbitのシリコンダイ写真を披露

　講演では、記憶容量が1Gbitのテスト用シリコンダイ写真を披露した(論文にはシリコンダイ写真は掲載されていない)。メモリセルアレイの1平方mm当たりの記憶容量は17.5Mbitである。

　そして128Mbitのメモリセルアレイについて特性を評価した結果を報告した。ホットキャリア特性やTDDB(Time Dependent Dielectric Breakdown:絶縁膜経時破壊)特性などの寿命に影響を与える特性は良好だった。

　DRAMキャパシタは、金属多層配線の第2～第4層の部分を使って製造した。eDRAM全体では9層もの金属配線を有するので、ビット線である第1層金属配線のすぐ上をキャパシタにレイアウトしたことになる。これは合理的な選択である。セルキャパシタの容量は講演スライドによると14.2fF(論文では13.8fF)。データ保持時間は95℃の時に100μsである。リフレッシュ動作については言及していない。なおキャパシタ電極と絶縁膜の材料は公表していない。

　また講演では、製造歩留まりが時間経過とともに上昇していく(グラフそのものは時間経過とともに欠陥密度が減少していく)曲線を図示していた。過去に32nmプロセス、22nmロジックプロセスを立ち上げたときに比べると、22nmのeDRAMプロセスでは同等以上に順調に歩留まりを向上できたとする。2012年第3～第4四半期の段階で、22nmのSRAMとほぼ同じ水準の歩留まりを得られるようになった。

　発表から伺えるのは、eDRAMは研究レベルのシリコンダイではなく、量産レベルのシリコンダイであることだ。HaswellのGT3e向けに外付け品が量産されるほか、カットダウン品がSoCに混載されることが考えられる。

　VLSI Technologyはデバイス技術とプロセス技術に関する国際学会であるため、今回はeDRAMの回路技術や動作性能(アクセス時間やスループットなど)などに関する報告はなかった。こちらは別の機会に公表されることを期待したい。