イベントレポート

32Gbitの大容量抵抗変化メモリと128Gbitの大容量NANDフラッシュ

会期:2月17日〜21日(現地時間)

会場:米国カリフォルニア州サンフランシスコ Marriott Marquis Hotel

 最先端半導体チップの研究開発成果が披露される国際会議「ISSCC 2013」のカンファレンス2日目が完了した。2日目である19日の午後は、不揮発性メモリの講演セッションが設けられていた。ここでは大容量メモリの開発成果が相次いで発表された。東芝と米SanDiskが共同で32Gbitと大容量の抵抗変化メモリ(ReRAM)を試作した(T-Y Liuほか、講演番号12.1)ほか、米Micron Technologyが128Gbitと大容量のNANDフラッシュメモリの開発成果を報告した(G. Nasoほか、講演番号12.5)。

過去最大容量の次世代不揮発性メモリ

 抵抗変化メモリ(ReRAM)は「次世代不揮発性メモリ」の候補とされるメモリ技術の1つである。ここで次世代不揮発性メモリとは、DRAMやSRAMなどと同等あるはこれらに近い読み書きの速度(高速読み書き)を有し、なおかつ電源を切ってもデータが消えない性質(不揮発性)を備えるメモリのことである。抵抗変化メモリ(ReRAM)のほかには、「相変化メモリ(PRAMあるいはPCM)」と「磁気メモリ(MRAM)」が次世代不揮発性メモリの有力候補だ。

 次世代不揮発性メモリの大容量化ではこれまで、相変化メモリが先んじていた。前年のISSCC(ISSCC 2012)で8Gbitと大容量の相変化メモリを韓国Samsung Electronicsが試作発表している。抵抗変化メモリ(ReRAM)では2010年のISSCC(ISSCC 2010)で半導体ベンチャーの米Unity Semiconductorが64Mbitの試作チップを発表して以降、記憶容量で64Mbitを超えるReRAMチップの公表はなかったようだ。

 ただしReRAMを大容量化の本命と早くから位置付けていたのが、SanDiskである。同社は2011年8月の段階ですでに、NANDフラッシュメモリを超える超大容量メモリ技術の候補に3次元積層構造のReRAMを挙げていた。その初めての研究成果が、今回の発表である。32Gbitという記憶容量は試作レベルとはいうものの、次世代不揮発性メモリでは過去最大であり、飛び抜けていると言えよう。

32Gbit ReRAMのシリコンダイ写真と主な仕様(製品ではない)

 東芝と米SanDiskが試作した32Gbit ReRAMの設計ルールは24nmで、NANDフラッシュメモリでは64Gbit品に相当する製造技術である。以下に示す表は設計ルール24nmあるいは25nmで両者を比較したものだ。32Gbit ReRAMのシリコンダイ面積は130.7平方mmで、64Gbit NANDフラッシュメモリの試作シリコンダイに比べると小さい。NANDフラッシュメモリはいずれも2bit/セル技術を採用しているので、物理的な記憶容量は32Gbitである。物理的な記憶容量で比較すると、同じ設計ルールではNANDフラッシュメモリよりもReRAMの方が記憶密度がやや高い。これはすごいことだ。

32Gbit ReRAMと64Gbit NANDフラッシュメモリの比較。設計ルールが24nmあるいは25nmのシリコンダイだけを比較した

 ただし、ReRAMにも仕掛けがある。メモリセルアレイが2層構造になっていることだ。1層当たりの記憶容量は16Gbitである。とはいうものの、メモリセルの構造は最初から2層構造を前提に設計されており、モノリシックに2層構造のセルアレイが作り込まれている。32Gbitのメモリとして考えると、今後の微細化によってNANDフラッシュメモリを超える大容量メモリを実現する可能性は少なくない。

 試作したReRAMのメモリセルは1個の記憶素子(金属酸化物材料の可変抵抗素子)と1個のダイオードで構成される。ワード線とビット線は直交するように配置されており、その交差点にメモリセルが配置される。メモリセルを縦方向(シリコン基板表面と垂直な方向)にみると、シリコンの基板側から垂直に上に向かってワード線、ダイオード、記憶素子、ビット線、ダイオード、記憶素子、ワード線という順番になっている。

32Gbit ReRAMのメモリセルアレイとメモリセル。記憶素子の金属酸化物材料は公表していない

シリコン面積を減らした超大容量NANDフラッシュ

 Micron Technologyは2月14日(現地時間)に、128Gbitと大容量のNANDフラッシュメモリを開発したと報道機関向けにアナウンスした。メモリセルに3bit/セル方式、いわゆる「TLC(Triple Level Cell)方式」を採用することで、2bit/セル方式、いわゆる「MLC(Multi Level Cell)方式」の128Gbit NANDフラッシュメモリに比べてシリコンダイ面積を25%削減したという。すでに特定顧客向けのサンプル出荷を開始しており、2013年第2四半期には量産を始める予定となっている。

開発したTLC方式128Gbit NANDフラッシュメモリのシリコンダイ写真

 ISSCC 2013では、このTLC方式128Gbit NANDフラッシュメモリの技術内容が公表された。製造技術は20nmのCMOS、3層金属配線である。セルトランジスタは従来と同様の浮遊ゲート(フローティングゲート)型。1本のストリングを構成するセルトランジスタの数は128個とかなり多い。シリコンダイ面積は146.5平方mmで、前年のISSCC 2012でSanDiskと東芝が共同発表したTLC方式128Gbit NANDフラッシュメモリの170.6平方mmよりも小さい。

開発したTLC方式128Gbit NANDフラッシュメモリの概要(ISSCCの論文資料から。製品仕様ではない)。なお講演スライドでは、Read timeが98μs、Program timeが2.3ms、Erase timeが3msとなっていた
TLC方式128Gbit NANDフラッシュメモリの試作例

 Micron Technologyが開発したTLC方式128Gbit NANDフラッシュメモリの技術的な特徴は、HKMG技術を導入したことだ。それも浮遊ゲートと制御ゲート(コントロールゲート)の間の絶縁膜に高誘電率材料(ハフニウム酸化物系のHK材料)を採用し、制御ゲートに金属材料(タングステン)を導入した。さらに浮遊ゲート(多結晶シリコン)を極めて薄くした。こうすると浮遊ゲートと制御ゲートの電気的結合(容量結合)が強まるとともに、隣接するメモリセル間で浮遊ゲートの電気的結合が弱まる。この結果、微細化による隣接セル間の干渉を大きく低減できた。

 NANDフラッシュメモリの大容量化ペースが弱まる中で、試作レベルとは言え、32Gbitもの容量を備えた次世代不揮発性メモリが登場したことの意義は小さくない。試作された32Gbit ReRAMには、積層するメモリセルアレイの層数を増やす、メモリセルを2bit/セル方式に進化させる、といったオプションが残されている。今後が非常に楽しみだ。

(福田 昭)