【IRPS 2012レポート】
次世代シリコンの3次元実装技術「TSV」

ポスターセッションの光景

会期:4月15日〜4月19日(現地時間)

会場:米国カリフォルニア州アナハイム Hyatt Regency Orange County



 「国際信頼性物理シンポジウム(IRPS:International Reliability Physics Symposium)」(IRPS 2012)のカンファレンスでは、半導体のシリコンダイそのものだけでなく、シリコンダイ同士を接続する技術やシリコンダイと外部電極を接続する技術に関する講演があった。特に、シリコンダイを貫通する電極技術「TSV(Trough Silicon Via)」の信頼性に関する講演が興味深かったのでその概要をご紹介したい。

 ご紹介する講演は2件ある。1件はTSVを使ってDRAMシリコンダイを積層する技術とその信頼性に関する発表である。もう1件はFPGAシリコンダイを近接して横に並べ、その台座としてTSV入りの大きなシリコンダイを使う技術の開発成果である。

●半導体チップは2次元から3次元へ

 プロセッサやロジック、メモリなどの半導体チップでは、1個のシリコンダイを1個のパッケージに収納するのがかつては普通だった。1個のシリコンダイを収納した半導体チップをプリント配線基板(ボード)に配置し、PCやデジタル家電などのデジタル機器を構成していた。

 しかし最近では、小型化や薄型化、高速化、大容量化、低消費電力化といったさまざまな理由から、複数のパッケージを積層したり、複数のシリコンダイを1個のパッケージに収納したりといった実装形態が珍しくない。例えば現在のNANDフラッシュメモリ製品では、1個のパッケージに複数のシリコンダイを積層して内蔵することがごく普通になっている。

 シリコンダイやパッケージをレイアウトする場合、レイアウト方法はおおむね2つに分かれる。1つは、横にならべてレイアウトする場合。平面的、2次元(2 Dimention)的であるので「2D実装」、「2次元実装」などと呼ばれる。これに対して縦に積んで、あるいは積層して実装する場合。こちらは立体的、3次元(3 Dimention)的なので「3D実装」、「3次元実装」、「3次元スタック」などと呼ばれる。

 2次元実装と3次元実装では、ボード面積当たりの論理ゲート数やメモリ容量などでは当然ながら、3次元実装の方が高い。そこでモバイル機器では、3次元実装の半導体製品を採用することがごく普通になってきた。

3D実装(3次元実装)の例。上は薄型パッケージのTSOPを積層したもの。TSOPのリード端子を重ねて電気的な接続をとっている。下はシリコンダイを積層したもの。パッケージとシリコンダイの代表的な接続手法であるボンディングワイヤを重ねて電気的な接続をとっている。2011年11月に米国で開催されたServer Memory Forumの講演スライドから引用

●究極の3次元実装技術「TSV」

 シリコンダイを積層する3Dスタック技術としては過去、ワイヤボンディングが一般的だった。ワイヤボンディングではパッケージの基板あるいはフレームと、複数のシリコンダイを金属の細長いワイヤで電気的に接続する。完成度の高い技術なのだが、遅延時間が長い、寄生素子(特にインダクタンス)が大きい、パッケージが大きめになるといった弱点が存在する。

 そこで考案されたのが、ワイヤボンディングを使わず、シリコンダイを貫通する細長い柱状の電極により、積層(スタック)したシリコンダイ同士を電気的に接続する技術「TSV」である。シリコンダイの表面には微小なバンプを配置し、シリコン貫通電極(TSV電極)と通常の多層配線技術でバンプと回路を接続する。原理的には1万ピンを超える数多くの電極同士の接続を小さなシリコン面積で実現できるほか、電気的接続による遅延時間が著しく短くなる(高速の信号伝送に適する)、電気的接続による消費電力が減少する、半導体チップ(パッケージ)を薄く小さくできる、といった特長を有する。

TSVによる3次元実装の試作例。2011年11月に米国で開催されたServer Memory Forumの講演スライドから引用

●少なくないTSVの問題点

 TSVは原理的には素晴らしい技術なのだが、実際に採用するとなると、その道のりは平坦ではない。数々の課題が待ち構えている。そして課題は、より微細な加工技術のシリコンダイの開発で、より難しくなる。特に大きな問題は、貫通電極である金属(一般的には銅が使われる)と、周囲のシリコンの熱膨張係数の違いに起因する。温度変化によって体積が膨張したり、縮小したりする割合が違うので、貫通電極金属とシリコンの間で歪みが生じる。この歪みによってトランジスタや配線などの特性が変化する。

 貫通電極と周囲のシリコンとの電気的絶縁の問題もある。貫通電極は直径が10μm〜50μmと細く、長さが50μm〜100μmもある。その周囲は絶縁膜でシリコンと電極を絶縁してあるのだが、貫通穴の側壁を滑らかに形成するとともに絶縁膜を均一に形成しないと電界集中が生じで絶縁が破けてしまう。

 さらに、TSVを作り込んだシリコンダイは厚みを100μm前後に薄く削らなければならない。このため温度変化によって反りやすく、反りによる電気的特性の変化や実装不良などを引き起こす恐れがある。

●DRAMシリコンダイをTSVで積層

 こういった課題を抱えながらも、32nmと先端技術のDRAMシリコンダイでTSVを形成し、2枚のDRAMシリコンダイを積層してみせたのがIBMだ(C. Kothandaramanほか、講演番号2B.1)。トランジスタ技術は32nmの高誘電率膜/金属ゲート(HKMG:High-k/Metal gate)技術である。最先端ロジック用トランジスタに対するTSVの影響を調べるため、HKMG技術のトランジスタを載せた。

研究に利用したTSV技術の主要諸元。最先端ロジック用多層配線の工程にTSVの形成工程を組み込んだ。TSV電極の材料は、配線材料として一般的な銅(Copper)である

 試作したDRAMのシリコンダイは、CMOSロジック用プロセスを基本としている。DRAMのキャパシタは溝型(トレンチキャパシタ)。

 TSVは多層配線層の最上層(トップ層)から形成した。TSVを多層配線層のどの層から形成するかは重要な選択項目で、技術的難度および配線自由度のトレードオフになっている。今回は技術的な難度が最も低い、トップ層を選択した。その替わり、配線自由度は下がっている。

 技術的な難度が低いトップ層を選んだといっても、TSV技術そのものの難しさが大きく異なるわけではない。シリコンウェハにエッチング(RIE)で深く細い穴を掘り、穴の側面全体に酸化膜(絶縁膜)を均一に形成し、銅をメッキで穴に埋め込む。それからシリコンウェハの裏面を削って銅電極を露出させる。こういった一連の工程を均一に仕上げることは簡単ではない。

TSVを作り込んだDRAMシリコンダイの断面観察像

 銅の細い柱をシリコンに埋め込むTSVでまず心配なのは、銅電極付近にあるトランジスタの特性への影響である。IBMはTSVの周囲にトランジスタ群を配置したテスト回路を試作し、TSVとトランジスタ群の距離を変えてトランジスタの特性ばらつきを調べた。その結果、距離が変わってもトランジスタの特性ばらつきに変化がないことを確かめた。

pMOS FETのしきい電圧のばらつきと、TSVからの距離との関係

 それから、銅電極と周囲のシリコンの間で絶縁がきちんと維持されているかどうかも重要である。温度サイクルを与えてTSVと周囲のシリコンの間のリーク電流を調べたところ、温度サイクルを経てもリーク電流は増加しなかった。また、絶縁耐圧は300V近くと十分だった。

 さらに、TSVを組み込んだDRAMシリコンダイとTSVを形成していないDRAMシリコンダイを積層してデータ保持特性を測定したところ、TSVの形成による劣化は特に見られなかったという。

試作したDRAMモジュール。TSVを組み込んだ薄いDRAMシリコンダイ(ボトムチップ)とTSVを組み込まない厚いDRAMシリコンダイ(トップチップ)を積層した

●TSVシリコンダイを中間基板として使う

 TSVを作り込んだシリコンダイには、歪みが入る恐れがある。歪みが電気的特性に与える影響は、トランジスタと配線では配線の方が少ない。そこでTSVをプロセッサやメモリなどの半導体回路ではなく、超高密度な電極アレイを密度を下げた電極アレイに変換する「中間基板(インタポーザ)」に使ってみせたのがFPGAの大手ベンダーであるXilinxだ。XilinxはハイエンドFPGA「Virtex-7」シリーズの一部製品で、中間基板としてTSVシリコンダイを採用し、実際に商品化している。その技術概要をIRPS 2012で発表した(R. Chawareほか、講演番号2B.2)。

 FPGAのシリコンダイ(「スライス」とXilinxは呼んでいる)を4枚、横に並べてTSVシリコンの中間基板にレイアウトしてある。全体としてはBGAパッケージの樹脂基板の上にバンプ(C4バンプ)アレイを介してTSVシリコンの中間基板が載り、その上に微小なバンプのアレイを介してFPGAスライス4枚が載った構成になっている。

 TSVシリコンは多層配線層が形成してあり、最下層とTSV電極が接続され、最上層とFPGAのマイクロバンプが接続されている。マイクロバンプの数は、全体で数千に達する。マイクロバンプのピッチは45μm。中間基板の大きさは25×31mmで、厚みは100μmしかない。C4バンプのピッチは180μmである。

 なおXilinxが実用化したTSVシリコンの実装技術は3次元実装と2次元実装の中間的なものであることから、「2.5次元実装」あるいは「2.5D実装」などと呼ばれることがある。

 発表講演では、マイクロバンプおよびC4バンプと併用する接着樹脂(アンダフィル)材料の選択、中間基板のクリーニング、FPGAシリコンダイの厚みが不良の発生率を左右すると述べていた。製造歩留りの具体的な値は公表せず、質疑応答では「非常に高い(very high)」と答えるにとどまっていた。

TSVを作り込んだシリコンダイを中間基板(インタポーザ)に採用したFPGAパッケージ。Xilinxはこの技術を「スタックドシリコンインターコネクト(SSI)」と呼んでいる
TSVシリコンダイを中間基板(インタポーザ)に利用したFPGAパッケージの断面観察像
TSV電極部分の断面観察像
TSVシリコンダイを中間基板(インタポーザ)に利用したFPGAパッケージの主な仕様

 TSV技術は3次元実装を実現する究極の技術だ。さまざまな問題を抱えながらも、「2.5次元」の実装技術ではすでに実用期に入った。ただし商品化されたのは半導体製品でもハイエンド品だ。製品としての信頼性は確保できるようになったものの、普及するかどうかはまだ分からない。製造コストの上昇という最も強力な敵を打ち負かすのが、当面の課題となるだろう。

(2012年 5月 9日)

[Reported by 福田 昭]