プロセッサやメモリ、アナログなどのデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM 2011」(2011 IEEE International Electron Devices Meeting)が2011年12月5日に米国ワシントンD.C.で始まった。

IEDM 2011の投稿論文と採択論文、参加者の数

　初日(5日、現地時間)の正午に開催された報道機関向けの昼食会では、IEDM 2011の概要が紹介された。国際学会では普通、発表希望の論文(投稿論文)の中から、実際に発表される論文(採択論文)を選ぶ。投稿論文の数がその学会の規模や勢いなどを反映し、採択率(投稿論文の中で採択論文となったものの割合)が学会で発表することの難しさを示している。その業界を代表する評価の高い学会は、採択率が半分に満たないことが珍しくない。

　IEDM 2011の投稿論文数はレギュラー617件、レイトニュース34件で、前回(IEDM 2010)のレギュラー511件に比べると2割ほど増えた。採択論文の数はレイトニュースを含めて216件なので、採択率は3分の1に満たない。IEDMで発表する機会を得るのは、かなり難しいことがわかる。

　参加者数(登録者数)は5日午前の段階で1,352名と発表された。最終的には1,400名前後が参加することになる見込みである。

　IEDM 2011の講演セッション数は全体で36セッションに達する。6本～7本の講演セッションが同時並行で進むことが常態化している。当然ながら、すべての講演セッションを聴講することは難しい。そこでIEDM 2011レポートではメモリ技術に関する講演を中心に、トピックスをお届けする。

　5日の午後には、相変化メモリの講演セッションが設けられていた。相変化メモリ(PCMあるいはPRAM)は、次世代不揮発性メモリの有力候補であり、NANDフラッシュメモリやDRAMなどの既存の半導体メモリの限界を突破するメモリとして期待されている。

相変化メモリの記憶素子(模式図)

　相変化メモリでは、「カルコゲナイド合金」と呼ばれる特殊な合金を記憶素子に使う。カルコゲナイド合金には、加熱と冷却によって結晶相(結晶状態)とアモルファス相(ガラスと似た状態)の2つのどちらかの状態で安定するという性質がある。ここで重要なのは、2つの相では電気抵抗が大きく違うことだ。結晶相では抵抗値が低く、アモルファス相では抵抗値が高い。この抵抗の違いを1bitのデータの違いに対応させることで、不揮発性メモリを実現している。

　カルコゲナイド合金が結晶相とアモルファス相の間を行き来するために必要な時間は数十～数百nsだとされている。この時間はデータの書き込み時間の目安であり、DRAMに比べると遅いものの、フラッシュメモリに比べるとずっと速い。原理的にはフラッシュメモリよりも、はるかに高速に書き込める。

　相変化メモリのメモリセルは、カルコゲナイド合金を利用した1個の記憶素子(抵抗変化素子)と、セルを選択する素子(トランジスタあるいはダイオード)で構成する。この構成はDRAMセル(1個のキャパシタとセル選択素子)に近い。同じシリコンダイ面積で、DRAMと同等の記憶容量を達成できることになる。

　実際にこれまで、1GbitとDRAMに近い大きな容量の相変化メモリが国際学会で試作発表されている。2010年2月に米国で開催された国際学会ISSCCにはMicron Technology(当時はNumonyx)が1Gbitのシリコンダイを初めて発表し、翌年の2011年2月のISSCCではSamsung Electronicsが1Gbitのシリコンダイを公表した。実用化はすでに始まっている。Micron Technologyは128Mbitの相変化メモリを製品化し、Samsung Electronicsは512Mbitの相変化メモリを同社の携帯電話端末に採用した。

　そして今回のIEDMでは、Hynix Semiconductorが1Gbitのシリコンダイを、Macronix InternationalとIBMの共同開発チームが256Mbitのシリコンダイを公表した。

　Hynix Semiconductorが発表したシリコンダイは、面積が33.207平方mmと1Gbit相変化メモリとしては最も小さい(S. H. Leeほか、講演番号3.3)。製造技術は42nmのCMOSである。

　Hynix Semiconductorが開発した1Gbit相変化メモリには注目すべき点が2つある。1つは、メモリセルの寸法を理論限界まで小さくしたことだ。製造技術(設計ルール)をFとすると、メモリセルの理論限界は「4×(Fの2乗)」とされている。最先端のDRAMチップでもメモリセルの大きさは「6×(Fの2乗)」である。これに対し、Hynixは「4×(Fの2乗)」のメモリサイズを実現した。セル選択素子にダイオードを採用し、自己整合でホールを形成してダイオードを埋め込んだ。ダイオードはMOSトランジスタに比べると素子構造が単純で、セル面積を小さくしやすい。

1Gbit相変化メモリのシリコンダイ写真	1Gbit相変化メモリの主な仕様

　もう1つは、耐熱性が高いことだ。相変化メモリは加熱と冷却によって相状態を変化させるので、高温状態にあまり強くない。例えばMicron Technologyが製品化している128Mbit相変化メモリでは85℃で10年のデータ保持期間を保証しているが、より高い温度、例えば105℃での保証は困難だと考えられていた。

　ところがHynixが開発した相変化メモリは実験データとはいうものの、90℃でほぼ無限に等しい年数のデータ保持期間を得られる。実験データから予測した、10年のデータ保持期間になる温度は203.5℃に達する。相変化メモリのこれまでの常識を超える、きわめて優れた耐熱性である。

　耐熱性を高められた理由は詳しく述べられていないが、カルコゲナイド合金の組成は一般的な2-2-5(Ge2Sb2Te5)ではなく、高温に強い組成に変えていることが講演直後の質疑応答で明らかになった。

1Gbit相変化メモリの書き換え寿命特性。90℃の高温下で10の8乗サイクルを超える寿命を得ている	1Gbit相変化メモリのデータ保持特性。実用的とされる10年の寿命を、203.5℃ものきわめて高い温度で達成している

　Macronix InternationalとIBMの共同開発チームは、相変化メモリの書き換え電流を下げる技術を確認するプラットフォームとして、256Mbitのシリコンダイを試作した(J. Y. Wuほか、講演番号3.2)。講演の主眼は低消費電力技術にあるため、シリコンダイの写真は講演テキストには掲載していない。講演スライドの1枚として数秒間ほど、写真を示すにとどまった。なお製造技術は90nmのCMOSである。

　講演の主眼である低消費電力化は、相変化メモリの弱点を克服する技術として重要である。相変化メモリのデータ書き込みでは結晶相に移行させるセット動作と、アモルファス相に移行させるリセット動作がある。リセット動作はカルコゲナイド合金を高温に加熱するため、かなり大きな電流を必要とする。

　それはこれまで、相変化メモリの加熱効率がきわめて低かったからだ。加熱エネルギーの中でカルコゲナイド合金の加熱に使われる割合は数%(5%以下)に過ぎないという。加熱エネルギーのほとんどは周囲に放出されるだけである。特に問題なのは下部電極で、加熱エネルギーの60%～70%が下部電極を通じて逃げてしまう。

　そこでMacronix InternationalとIBMの共同開発チームは、下部電極の周囲と内部に熱伝導率の低い材料を埋め込んだ。その結果、リセット動作に必要な電流(リセット電流)を30μAと、従来の約10分の1に減らすことができた。さらに、リセット電流が減少したことで記憶素子の劣化が抑えられ、書き換え寿命が伸びた。

記憶素子の下部電極の構造。左が今回、考案した構造(Thermally Confined BE)。右が従来の構造(Ring BE)	書き換え寿命特性。左が従来の下部電極構造。10の8乗サイクルを超えるとリセット状態(赤線)の抵抗が急激に低下している。右が今回の下部電極構造。10の9乗サイクルでも劣化は見られない

　このほかSamsung Electronicsが、20nmときわめて微細な製造技術による相変化メモリセル技術を公表した(M. J. Kangほか、講演番号3.1)。メモリセルの面積は「4×(Fの2乗)」で、これも理論限界に達している。セル選択素子はダイオードで、シリコンの選択エピタキシャル成長で形成した。下部電極の抵抗値を上げることによってリセット電流を低減している。リセット電流は100μA以下だとする。

メモリセルアレイの構造(上)とレイアウト(下)

　なおSamsungは来年(2012年)2月に米国で開催予定の国際学会ISSCCで8Gbitと容量のきわめて大きな相変化メモリ技術を発表することが明らかになっている。今回発表したメモリセル技術は、8Gbitチップに使われるとみられる。

　大容量相変化メモリの開発は、ここにきて一段と進化したようだ。懸念されていた耐熱性の問題が解決されつつあり、高密度化と大容量化が一気に進みつつある。2012年には製品レベルで、新しい相変化メモリの登場が期待できそうだ。