福田昭のセミコン業界最前線
IBMの3bit/セル相変化メモリを、技術のプロはどのように評価したか
～IMW2016レポート
（2016/5/31 06:00）
IBMの研究部門であるIBM Researchのチューリッヒ研究所は2016年5月17日(スイス時間)に、高い信頼性で3bit/セルのマルチビットを保持する相変化メモリ(PCM)を開発したとプレスリリースで発表した。少なくとも、1,000万サイクルの書き込み寿命を実現すると主張する。スイスのIBMチューリッヒ研究所が発表したプレスリリースを受け、日本国内では少なくとも5つのWebメディアが開発成果を紹介した。そのいずれもが開発成果を非常に高く評価するものであった。
この開発成果を、半導体メモリ技術のプロフェッショナルである研究開発コミュニティはどのように評価したのか。プレスリリースの自画自賛的内容やWebメディアの記事とは、いささか趣が異なるようだ。
開発成果の詳細は、「国際メモリワークショップ(8th IEEE International Memory Workshop(IMW 2016))」(2016年5月15日～18日、フランス・パリ市)で発表された。講演によるとIBMチューリッヒ研究所は4M個のメモリセルを内蔵したシリコンダイを加工寸法90nmのCMOSプロセスで試作し、64k個のメモリセルを対象に特性を測定した。
抵抗値の違いによる多値化の限界
相変化メモリ(PCM)は、カルコゲナイド合金と呼ばれる材料が非晶質状態(アモルファス状態)と結晶状態の間を行き来する性質を利用する。アモルファス状態では電気抵抗が高く、結晶状態では電気抵抗が低い。この電気抵抗の違いを論理値の記憶に活用する。
論理値の基本的な記憶手法は、高抵抗状態(HRS)と低抵抗状態(LRS)の2値(1bit/セル)を記憶することだ。PCMチップの試作事例では、この方式が一般的である。
これに対して多値記憶では、HRSとLRSの間に中間的な状態をいくつか生成するとともに、中間的な状態を安定に維持することが求められる。NANDフラッシュメモリでMLCと呼ばれる2bit/セルでは、2つの中間的な状態を作り出す必要がある。同じくTLCと呼ばれる3bit/セルでは、6つの中間的な状態を生成しなければならない。
中間的な状態を生成するもっとも単純な方法は、抵抗値を変えることである。厳密には、HRSとLRSの間に6通りの抵抗値を均一の間隔で設定し、記録する。データの読み出しには、抵抗値の違いを使う。具体的には、一定の低いバイアス電圧を記憶素子に与え、電流の違いを読み出す。IBMの発表では、この手法を「R-metric」(抵抗測定法)と呼んでいた。
「R-metric」によって3bit/セルを実現することは困難だというのが、IBMチューリッヒ研究所の結論である。抵抗値のドリフト(経時変化)によって隣接する中間状態が重なってしまうからだ。別の読み出し方法を考えなければならない。
そこで発表者のグループは5年ほど前に「M-metric」と呼ぶ読み出し方法を多値記憶向けに考案し、2011年12月に電子デバイス技術の国際学会「IEDM」で発表した。「M-metric」では、読み出し電圧としてランプ電圧(電圧が時間経過とともに直線的に増加する電圧)をゼロから与える。そして読み出し電流が特定の値(しきい電流)になるまでの時間(クロックサイクル数)をカウントする。「M-metric」の導入によって6つの値を効率良く記録するとともに、抵抗値のドリフトに対する耐性が向上することを示していた。
2つの読み出し手法を組み合わせて最適化
ただし、「M-metric」にも欠点がある。読み出しに時間がかかることだ。特にHRSとその付近の中間状態では、電流値がしきい値に達するまでに長い時間を要する。
そこで、LRS付近では「M-metric」を使用し、HRS付近では「R-metric」を使用する方法を考案した。IBMの研究チームは、考案した手法を「eM(enhanced M)-metric」と呼んでいる。
さらに、3bit、すなわち8通りの値をメモリセルに格納する前に、符号化処理を実行することにした。8通りの値を厳密に区別するためには、8通りの値に対応した参照比較用メモリセルを用意する方法がある。しかしこの方法だと、格納した値の全体的な経時変化に対応しづらい。そこで参照比較用セルを使わず、格納する値を符号化処理することで、3bitを記録することにした。符号長は32である。
100万サイクルの書き換えサイクルを確認
試作した64k個のメモリセルでデータの書き換えを繰り返したところ、10の6乗サイクル(100万サイクル)を経過しても、「eM-metric」による8通りの値の劣化はほとんど見られなかった。
8通りの値をメモリセルの書き込む時には検証(ベリファイ)を実施しており、目標とする値と書き込んだ値とに誤差がある時は、書き込みをやり直す(イタレーション)。イタレーションの回数は、99％のメモリセルに対して15回以下で済んだという。15回のイタレーションというのは、決して少ない数とは言えない。3bit/セル(TLC)の書き込みがいかに難しいかが、うかがえる。
10日間のデータ保持で不良率を2桁近く低減
相変化メモリ(PCM)の課題の1つに、保持していたデータの値が時間経過とともに変動するという現象がある。発表者が示したデータでは書き込み後10日ほどで、隣接するレベル間のマージンの半分近いズレが最大で生じていた。これは従来の抵抗値読み出しだと大きな誤差要因となるが、データを符号化して格納する今回の手法だと誤差が減少する。
実験室レベルでの可能性を示したに留まる
さて、国際メモリワークショップ(IMW)の参加者(半導体メモリの研究開発コミュニティ)は、IBMのこの研究成果をどのように評価したか。全体的には冷ややかだった。「実験室レベルでの高密度化の可能性を示した意義はあるものの、エンジニアリング(製品開発)への影響はあまりない」というものである。IBMはニュースリリースで「DRAMと同等の低いコストが達成可能」と謳っているが、発表講演を聴いたエンジニアの中でDRAMと同等以下の製造コストを製品レベルで実現できると考えた者はたぶん、1名もいないだろう(IBMの発表者グループは達成できると考えているかもしれない)。
なぜならば、相変化メモリ(PCM)の大容量化は「いったんは終わった研究」と見なされているからだ。2011年～2013年には1Gbit～8Gbitの大容量PCMチップが国際学会で相次いで発表された。しかし、その1つとして製品化されたチップはない。発表されたチップは例えば、45nmのCMOS技術による1Gbitチップ、42nmのCMOS技術による1Gbitチップ、20nmのCMOS技術による8Gbitチップ、といったものだ。しかもシリコンダイ面積は、DRAMと同等にまで小さくなっていた。例えば42nmのCMOS技術による1Gbitチップのシリコンダイ面積はわずか、33.2平方mmしかない。
これらの研究開発成果に対し、今回のIBMが発表したPCMセルの製造技術は90nmのCMOSと古い技術であり、メモリ容量も物理レベルで4Mbitと非常に少ない水準に留まっていた。これでは3bit/セルとは言え、要素技術のみの研究成果に位置付けられるのは仕方のないことだろう。
微細化の程度は製造装置に依存するので、IBMチューリッヒ研究所の製造装置では、90nm技術が限界なのかもしれない。もしそうであるならば、微細加工が可能な製造装置を備えたファウンドリ、あるいは半導体メモリ企業の協力を得て、少なくとも45nm技術あるいは34nm技術で大容量のシリコンダイを作って見せない限り、エンジニアリングへのインパクトは与えられないだろう。
実際には、IBMチューリッヒ研究所が大容量のPCMシリコンダイを試作して見せる可能性は高くないと考える。なぜならば、メモリチップの試作はIBMチューリッヒ研究所が担うべき役割ではないからだ。粗く言ってしまえば、IBMチューリッヒ研究所の役割は基礎研究で成果を挙げること、具体的には国際学会での発表件数や専門研究誌での掲載論文本数を増やすことにある。
このような背景の事情を、国際メモリワークショップ(IMW)の参加者はとっくに承知している。だからこそ聴衆の反応は鈍く、冷ややかなものだったとも言えよう。