周辺回路とメモリセルアレイを積層することによる、シリコンダイ面積の削減とアレイ効率の向上。一見するとシリコンダイ面積が減ったことによって製造コストが下がると錯覚してしまいそうになる。じつは周辺回路のシリコン製造コストとウェハ貼り合わせのコストが加わるので、従来の3D NANDフラッシュに比べて全体の製造コストが下がるとはかぎらない
