■後藤弘茂のWeekly海外ニュース■ 年内に投入され、45nmで普及を目指すIntelのクアッドコア

　IntelはクアッドコアCPUへと急激にシフトを始める。米サンフランシスコで開催されている開発者向けカンファレンス「Intel Developer Forum(IDF) Fall 2006」では、Intelはクアッドコアを強く前面に押し出した。

　最初のクアッドコアとなるデスクトップ向けの「Kentsfield(ケンツフィールド)」と、デュアルプロセッササーバー向けの「Clovertown(クローバタウン)」は、2006年11月に登場。その後、Kentsfieldの廉価版やClovertownの低電圧版が続く。さらに、45nmプロセスで製造する次世代CPU群では、クアッドコアが中心に据えられることも明らかにした。

　下が、IDFでのプレスブリーフィングで明らかにされたクアッドコアロードマップだ。

デスクトップ用Dual/QuadコアCPUのロードマップ (※別ウィンドウで開きます) PDF版はこちら

サーバープラットフォームのロードマップ (※別ウィンドウで開きます) PDF版はこちら

　水色がクアッドコアまたはクアッド以上のコアのCPU、ブルーがデュアルコアCPUとなっている。この図が示すIntelの方向性は明瞭だ。シングルコアからデュアルコアへと移行したように、次はデュアルコアからクアッドコアへと移行する。現在の65nmがデュアルコアのプロセスなら、次の45nmはクアッドコアのプロセスとなる。

　「65nmはコストエフェクティブなデュアルコアを可能にし、クアッドコアの立ち上げとなった。同じように、45nm以降のプロセスでは、クアッドコアの製造コストが減る」とIntelのStephen L. Smith氏(Corporate Vice President, Director of Group Operations, Digital Enterprise Group, Intel)は説明する。

　半導体のスケーリングによって、1プロセス世代微細化すると、同じサイズのチップに2倍のトランジスタを搭載できるようになる。そのため、65nmから45nmで、CPUコア数を2倍に増やすことは、半導体面から見ると自然な流れとなる。

　45nmプロセスでは、IntelはCore Microarchitectureの発展版である「Penryn(ペンリン)」と、オレゴンで開発している新マイクロアーキテクチャ「Nehalem(ネヘーレン)」の2ファミリを投入する。

　「45nmプロセスでは、少なくとも15の(CPU製品の)設計が現在進められている。そのうち、パフォーマンスオリエンテッドな設計のほとんどは、クアッドコアを念頭に置いている」とSmith氏は説明する。

45nm世代では15モデルのCPUを投入する (※別ウィンドウで開きます)

●45nmプロセスではクアッドコアがメインに?

　もちろん、45nmで全てがクアッドコアになるわけではなく、デュアルコアとクアッドコアが併存する。現在、シングルコアとデュアルコアが併存しているのと同じようにだ。しかし、フラッグシップCPUについては、クアッドコアへとシフトしていくことは確実だ。

　下はIDFの技術セッションでの、デスクトッププロセッサのロードマップのプレゼンテーションだ。

クアッドコアのロードマップ (※別ウィンドウで開きます) PDF版はこちら

　65nm世代では「デュアルコア&クアッドコア」とデュアルコアが優先されていたのが、45nm世代では「クアッドコア&デュアルコア」と逆転している。少なくともデスクトップについては、クアッドコアの比率をかなりの勢いで増やすことは間違いない。現在の65nm版Core Microarchitectureがデュアルコアをベースとするように、45nm世代のアーキテクチャはクアッドコアが基本となるようだ。

　このことは、逆に、プロセスが微細化しても、IntelがCPUコア自体は肥大化させないことを示している。CPUコアを大きくすれば、1チップに載せられるCPUコア数が減る。CPUコアの拡張と、CPUコア数の増大はトレードオフの関係にある。Intelは、次世代マイクロアーキテクチャでも、CPUコア自体の拡張はそこそこに留め、CPUコア数を増やす方へと注力することになりそうだ。

　それは、CPUコアの拡張による命令レベルでの並列性「ILP(Instruction-Level Parallelism)」の追求と、マルチコア化によるスレッドレベルの並列性「TLP(Thread-Level Parallelism)」の追求では、TLPに天秤が傾くことを意味する。ただし、IntelはILPの向上も追求していくことを明言している。

●Intelにとって都合のいいマルチダイのクアッドコア

　もっとも、Intelの65nmプロセスでのクアッドコアは、コンピュータ的な意味でのクアッドコアではない。2個の「Core 2 Duo(Conroe:コンロー)」のダイ(半導体本体)をワンパッケージに納めた、マルチチップ構成だ。

　半導体的にはクアッドコアだが、ダイレベルで見るとデュアルコアを2個、同じFSB(フロントサイドバス)に載せたものだ。現行の65nm版Pentium D(Presler:プレスラ)と同じ、マルチチップパッケージ技術を使う製品となる。

　当然、スペック的にはConroeの2倍となる。CPUコアは4個で4スレッド並列、L2キャッシュは4MBの共有L2が2倍で合計8MBだ。2つのダイは、パッケージ上で同じFSBに接続されている。

　そのため、クアッドコアと言っても、1ダイに4 CPUコアを統合するいわゆる“モノリシック”設計と比べると、キャッシュスヌープやキャッシュ間データ転送がFSBを経由するため、原理的にはパフォーマンスが削がれる。しかし、その反面、製造上の利点があり、そのために、迅速にクアッドコアを製品化できたとIntelは説明する。

最初のクアッドコアCPUは2006年内に登場する (※別ウィンドウで開きます) PDF版はこちら

　製造上有利なのは、歩留まりが上がることだ。通常、チップはダイ上で冗長化されてないエリアに欠陥があると、製品として使えない。そのため、ダイが大きくなればなるほど、製品の歩留まりは低下する。クアッドコアの場合は、デュアルコアと比べて原理的に2倍のダイ面積となり、歩留まりが悪化する。

　しかし、Intel方式のマルチチップモジュールの場合、個々のCPUのダイは小さいため、歩留まりは通常のデュアルコアCPUと同じとなる。良品ダイを2個組み合わせて、クアッドコアを作るため、高歩留まりを維持して、クアッドコア化を図ることができる。また、ダイレベルでは、デュアルコアとクアッドコアの違いはないため、同じウェハで製造することができる。

　「(マルチダイによって)歩留まりは20%上がり、Intelにとっての製造コストは少なくとも10%は削減できる」(Smith氏)。

　対するAMDは、モノリシック設計のクアッドコアを2007年中盤に投入する。これが、IntelとAMDのクアッドコアの最大の違いとなっている。

　もっとも、Intelも、元からマルチチップモジュールによるクアッドコアをメインに据えることを計画していたわけではない。少なくともサーバー向けには、モノリシック設計の「Whitefield(ホワイトフィールド)」を開発していた。しかし、インドで開発していたWhitefieldが、遅れ遅れとなりキャンセルされたことで、65nmプロセス世代のクアッドコアは、いずれもマルチダイ型となったようだ。

　「モノリシックなクアッドコア設計は、45nm世代を予想している」とSmith氏は語る。

●Kentsfieldは2ブランドに分かれる

　デスクトップ向けのクアッドコアKentsfieldは、2つのSKU(Stock Keeping Unit=商品)で登場する。

　1つは、11月に登場するエンスージアスト向けのハイエンド製品「Core 2 Extreme Edition(XE)」のライン。クアッドコアのCore 2 XEは2.66GHzでProcessor Numberが「QX6700」となる。数字の前のアルファベットは熱設計枠を示すパワークラス(Power Class)で、Xはパフォーマンスオリエンテッドであることを示す。このXにクアッドコアを示す「Q」がつけられた。

　Core 2 XE QX6700のTDPは130Wで、デスクトップの上限と呼ばれるラインとなる。FSBはCore 2と同じ1,066MHzで、パッケージも同じLGA775だ。価格帯も、現行のCore 2 XEとほぼ同じになるという。ちなみに、デュアルコアのCore 2 XE X6800(2.93GHz)もクアッドコアと併売される。

　さらに、2007年前半の早い時期に、Intelはパフォーマンス&メインストリームセグメント向けの、“やや廉価版”Kentsfieldも投入する。これは、「Core 2 Quad」ブランドとなり、2.4GHzで、Processor Numberは「Q6600」となる。ここでは、パワークラスを示すEが取れて、クアッドを示すQだけになるが、その理由はわからない。TDP的には、ちょうどクアッドコアのCore 2 XEと、デュアルコアCore 2(65W)の中間あたり、100W前後になるという。

　もともと、Intelの計画では、Kentsfieldはエンスージアスト製品ラインにしかなかった。しかし、IDF前になり、急遽、パフォーマンス帯にまで広げることになった。

●3つのTDP帯で登場するClovertown

　サーバーでは、DPサーバー向けのClovertownが複数のSKUで登場する。

　まず、11月にはボリュームサーバー向けの「Xeon E53xx」シリーズが出てくる。「Woodcrest(Xeon 5100)と同じ80Wで、性能は50%上がる」とSmith氏は利点を強調する。ちなみに、ClovertownからサーバーCPUのProcessor Numberにもパワークラスがつけられるようになる。E53xxシリーズは、1.6～2.33GHzで、上位モデルがFSB 1,333MHz、下位がFSB 1,066MHzとなる見込みだ。

　さらに、同じClovertownで、より高TDPで高パフォーマンスのSKUがある。こちらは、パワークラスXがつけられ、まず、2.66GHzのXeon X5355が登場する。TDPは120Wレンジで、FSBは1,333MHz FSBとなる。

　さらに、IntelはClovertownの低消費電力版Clovertown LVも投入する。パワークラスはLで、Xeon L5310となる。TDP 50Wで、主にデータセンタなどサーバー密度が要求されるマーケット向けだ。クロックは1.6GHzと抑えられており、1,066MHz FSB。

DPサーバー/ワークステーションのクアッドコアCPU (※別ウィンドウで開きます)

●MPサーバー向けTigertonは2007年第3四半期に登場

　その後、Intelはマルチプロセッサ(MP)サーバー向けCPUにもクアッドコアを広げる。2007年第3四半期には、MP向けのクアッドコア「Tigerton(タイガートン)」が登場する。MP向けのクアッド化が遅れるのは、チップセット開発のためだ。

MPサーバー分野にもクアッドコアCPUが投入される (※別ウィンドウで開きます) PDF版はこちら

　IntelチップセットのFSBは、現在の転送レートでは1バスに3ロードつまり2個のCPUダイまでしか接続できない。そのため、マルチチップモジュールのクアッドコアCPUの場合は、1つのFSBに1パッケージしか接続することができない。チップセットとCPUの間を、ポイントツーポイントで接続する必要があるわけだ。ポイントツーポイントFSBなら、パッケージ内でFSBが分岐しても、接続が可能だ。

　ところが、現行のMP向けチップセット「Intel E8500/E8501(Twin Castle:ツインキャッスル)」では、2つのFSBにそれぞれ2 CPU/2ロードを接続して、4 CPU構成を実現するトポロジーとなっている。そのため、マルチチップモジュール型では、4 CPU構成を取ることができない。

　そこで、IntelはTigerton向けに、新チップセット「Clarksboro(クラークスボロ)」を開発している。この新チップセットは、4個のFSB(Front Side Bus)を備え、CPUとチップセットとポイントツーポイント接続する。MP向けのクアッドコアは、ClarksboroベースのCaneland(ケインラインド)プラットフォームからサポートされることになる。実際には、1個のMCHに4個のFSBを実装することは非常に難しいため、2個のMCHを広帯域ポートで接続、MCH 2個で4 FSBを実現する可能性がある。

　また、IntelはClarksboroには、CPUのキャッシュスヌープをフィルタリングして、スヌープトラフィックを軽減するスヌープフィルタリング機能を入れる。Clarksboroは64MB分のCPU側のキャッシュをトラックできるようだ。このことは、Tigertonの後のMPサーバー向けCPUに、1 CPU当たり16MBのキャッシュが搭載されることを示唆している。

　ちなみに、スヌープフィルタリング機能自体は、DPワークステーション向けの「Greencreek(グリーンクリーク)」チップセットから実装されている。Greencreekは16MBまでのキャッシュをカバーできる。Greencreekのスヌープフィルタは約1,300万トランジスタ分を占めており、かなりコストは高い。

　Intelのクアッドコア戦略の全体を眺めると、Intelがサーバーだけでなくデスクトップでもクアッドコアへのシフトを真剣に考えていることがわかる。65nm版のクアッドコアは、マルチダイの、時間を優先した設計だが、45nm世代になると、設計的にも物量的にも、クアッドコア化が本格化して行くだろう。

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(2006年9月29日)

[Reported by 後藤 弘茂(Hiroshige Goto)]