イベントレポート
Samsungがbig.LITTLE採用の次期モバイルプロセッサを公表
（2013/2/25 09:32）
- 会期：2月17日～21日(現地時間)
- 会場：米国カリフォルニア州サンフランシスコ Marriott Marquis Hotel
最先端半導体チップの研究開発成果が披露される国際会議「ISSCC 2013」のカンファレンスが閉幕した。本レポートでは、これまで紹介できなかった最先端チップの開発成果を紹介しよう。スマートフォンやメディアタブレットなどに向けたモバイルプロセッサからは、韓国Samsung Electronicsの「Exynos 5 Octa」とルネサスグループの「R Mobile U2(MP5232)」の技術概要を報告する。プロセッサ用キャッシュからは、最小セルのSRAMと最高セルのSRAMの発表をそれぞれ紹介する。
ARMのbig.LITTLE技術を初めて公式に採用
Samsung Electronicsは2013年1月にラスベガスで開催された消費者向け家電技術の展示会「2013 International CES」の基調講演で、モバイル向けの次期ハイエンドプロセッサ「Exynos 5 Octa」を発表した。「Exynos 5 Octa」は、公表ベースでは初めてARMの消費電力最適化技術「big.LITTLE」を搭載したプロセッサで、4個のbigコア(ARM Cortex-A15コア)と4個のLITTLEコア(ARM Cortex-7コア)を作業負荷に応じて切り換えることで、消費電力を最適化する。その技術内容が、ISSCC2013で公表された(Y. Shinほか、講演番号9.1)。
開発したプロセッサの製造技術は28nmのHKMGトランジスタ採用CMOS技術である。講演ではCortex-A15コア群のCPUを「1st Quad-Core CPU」あるいは「CPU1」、Cortex-A7コア群のCPUを「2nd Quad-core CPU」あるいは「CPU2」と呼称していた。「CPU1」のシリコン面積は19平方mm、「CPU2」のシリコン面積は3.8平方mmとかなりの差がある。プロセッサ全体のシリコンダイ面積は公表しなかった。また周辺回路にどのような機能が搭載されているかについても一切、触れなかった。
「1st Quad-Core CPU」あるいは「CPU1」の動作周波数は200MHz～1.8GHz。1次キャッシュは32KBの命令キャッシュと32KBのデータキャッシュ、2次キャッシュは2MBのデータキャッシュである。「2nd Quad-core CPU」あるいは「CPU2」の動作周波数は200MHz～1.2GHz。1次キャッシュは32KBの命令キャッシュと32KBのデータキャッシュ、2次キャッシュは512KBのデータキャッシュである。
動作の基本的な考え方は「2nd Quad-core CPU」あるいは「CPU2」が常時動いており、必要に応じて「1st Quad-Core CPU」あるいは「CPU1」へと切り換える、というものである。具体的なDMIPSの値は公表していないが、CPU1はCPU2の1.8倍のDMIPS値を出せるという。動作周波数当たりの消費電力は、CPU2がCPU1の約6分の1で済む。
また4個のCPUコアは独立に電源をオン/オフできるほか、2次キャッシュだけを電源オンにしてデータを保持し、4個のCPUコアすべての電源をオフにするモードを備える。ただし待機時消費電力と動作時消費電力はともに明らかにしておらず、これらの工夫がどの程度の効果を挙げているのかは分からなかった。
LTEモデムと1.5GHz動作のデュアルコアを一体化
ルネサスグループのルネサスモバイルとルネサスエレクトロニクスは、マルチモードのLTEベースバンドプロセッサと1.5GHz動作のアプリケーションプロセッサを同じシリコンダイに一体化した統合プロセッサ「R Mobile U2(MP5232)」を製品化したと昨年(2012年)の2月に発表した。ISSCC2013では、この「R Mobile U2(MP5232)」の技術内容を解説した(M. Fujigayaほか、講演番号9.2)。
開発した統合プロセッサの製造技術は28nmのHKMGトランジスタ採用CMOS技術。台湾TSMCが提供するCLN28HPLプロセスだと見られる。シリコンダイ面積は49.2平方mmである。ベースバンドモデムはGSM/WCDMA/LTEのトリプルモードで、CPUコアはCortex-R4を2個、搭載した。CPUコアの動作周波数は500MHzである。アプリケーションプロセッサのCPUコアはCortex-A9 MPCoreのデュアルコア構成で、動作周波数は1.5GHz。このほかリアルタイム制御用にSuperHアーキテクチャのSHX2コアを載せている。SHX2コアの動作周波数は416MHz。
消費電力を低減するために、「パワーセイバー」と呼ぶ電力管理機能を搭載した。最大電力を下げるモードと、電力の急変を避けるモードを搭載しており、消費電力と雑音の低減に効果がある。具体的にはクロック周波数を0.1μs～10μsの時間単位で段階的に変化させることで、消費電力をきめ細かく制御している。動作周波数が1.2GHzのときに消費電力は640mW、待機時の消費電力は0.2mWとかなり低い。
最小面積と最高速度のSRAM技術
マイクロプロセッサやSoC(System on a Chip)などに向けたSRAM技術の講演では、最小のメモリセル面積を実現したSRAM技術と、最高速度の動作を達成したSRAM技術の発表が目立っていた。
最小面積のSRAM技術を発表したのはTSMCである(J. Changほか、講演番号18.1)。20nmのHKMGトランジスタ採用CMOS技術で、メモリセル面積が0.081平方μmと小さなSRAMを開発した。トランジスタはプレーナ型である。記憶容量が112MbitのSRAMシリコンダイを試作し、特性を評価した。シリコンダイ面積は40.3平方mm。電源電圧はコア部が0.95V、入出力部が1.8Vである。最大動作周波数は約1.1GHz(電源電圧は公表していない)。
最高速度のSRAM技術を発表したのはIBMである(J. D. Davisほか、講演番号18.5)。IBMの最新メインフレーム「zEnterprise EC12」に向けて開発したマイクロプロセッサの1次キャッシュ用SRAM技術を報告した。動作周波数は最大で7GHzを超えており、きわめて高い。
96KBのデータキャッシュと64KBの命令キャッシュを開発した。前世代のメインフレーム「zEnterprise 196」用1次キャッシュとの大きな違いは、ビット線のアーキテクチャにある。前世代では2階層だったビット線を今回は3階層に増やし、ダイナミック回路のパスを短くした。このため、動作可能な周波数が向上した。試作したデータキャッシュは7.9GHz(電源電圧1.3V)、命令キャッシュは8.4GHz(同1.3V)で動作したとの測定結果を示していた。
ARMの消費電力最適化技術「big.LITTLE」に関しては、2月14日にルネサスがCortex-A15のデュアルコアとCortex-A7のデュアルコアを搭載してbig.LITTLE技術を導入し、なおかつLTEモデムを集積化したモバイルプロセッサ「MP6530」を製品化したと発表している。MP6530はMP5232の次世代品に相当しており、ISSCC 2013で講演すべきなのはMP5232ではなく、むしろ、MP6530のように思える。1年前に製品化発表済みのチップ(MP5232)を今になってISSCCで発表するという行為には、疑問が残る。
かつてISSCCの実行委員会は、製品発表済みチップの投稿を禁じており、事前に製品発表済みであることが判明したときには、講演を取りやめさせるという措置を講じていた。それが一時期、ISSCCへの有力半導体メーカーからの投稿が激減したことから、投稿規準を緩めた。製品発表済みのチップでも公表する技術内容が初めてのものであれば、講演可能とした。だからといって製品発表から1年を経過してISSCCで発表するというのも、いかがなものかと思う。といってもISSCCの技術委員会による審査を通過したのだから、とやかく文句を言う筋合いのものではないのかもしれない。複雑な気持ちだ。