イベントレポート

次世代SPARCプロセッサ「SPARC T5」と「SPARC64 X」

基調講演の会場。現地時間18日午前8時頃に撮影
会期:2月17日〜21日(現地時間)

会場:米国カリフォルニア州サンフランシスコ Marriott Marquis Hotel

 最先端半導体チップの研究開発成果が披露される国際会議「ISSCC」のカンファレンス初日が完了した。初日の午後には高性能プロセッサの講演セッションが開催され、Oracleと富士通グループがそれぞれ次世代SPARCチップの技術内容を、IBMが最新メインフレーム用プロセッサの技術内容を発表した。

16コアで最大128スレッドを同時に処理する「SPARC T5」

 Oracleが発表したのは、16個のCPUコアを内蔵する64bit SPARCプロセッサ「SPARC T5」(以下は「T5」と表記)である(J. Hartほか、講演番号3.2およびV. Krishnaswamyほか、講演番号3.7)。現行のSPARCプロセッサ「SPARC T4」(以下は「T4」と表記)との主な違いは、製造技術をT4の40nmからT5では28nmに微細化したことと、CPUコア数をT4の8コアからT5では16コアに倍増したことだ。CPUコアはT4の「S3コア」を微細化したものである。S3コアは最大で8スレッドを同時に処理できる。すなわちT5は最大で128スレッドを同時に処理できることになる。

 T5のCPUコアはT4と同じS3コアなので、T5の基本的なアーキテクチャはT4と変わらない。2命令を同時発行し、アウトオブオーダー実行機構を備える。整数演算パイプラインは16段である。1次キャッシュは16KBの命令キャッシュ(4-way)と16KBのデータキャッシュ(4-way)、2次キャッシュは128KB(8-way)をCPUコアごとに内蔵する。CPUコアの最大動作周波数は3.6GHz。

 3次キャッシュは共有キャッシュで、容量は8MBとT4の4MBから倍増した。CPUコア数が2倍に増えたことに対応したとみられる。またT5チップ同士を直結するリンクを7本備えており、最多で8個までのT5チップを相互接続したサーバーシステムを構築できる。

64bit SPARCプロセッサ「SPARC T5」の概要。シリコンダイ面積は公表していない
64bit SPARCプロセッサ「SPARC T5」の内部ブロック図
CPUコア「S3コア」の概要
8個のT5チップを相互接続したシステムの構成

16個のCPUコアを内蔵する「SPARC64 X」

 富士通グループが発表したのは、16個のCPUコアを内蔵する64bit SPARCプロセッサ「SPARC64 X」である(R. Kanほか、講演番号3.8)。1個のCPUコアが2個のスレッドを同時に処理できるので、最多で32個のスレッドを同時に処理できる。

 SPARC64 Xの動作周波数は3.0GHz。24MBの共有2次キャッシュを内蔵する。製造技術は28nmのCMOS、13層の金属配線である。トランジスタ数は30億個。シリコンダイ面積は588平方mmとかなり大きい。

 既存のSPARC64ではプロセッサ間の接続にブリッジとなるLSIチップを必要とするほか、メモリ(DDR系列のSDRAM)との接続にも別のLSIチップを外付けしていた。SPARC64 Xではプロセッサ間を直結するリンクを搭載したほか、DDR3 SDRAMコントローラを内蔵した。このため、4個のSPARC64 Xチップを直に相互接続したシステムを構成できる。

富士通グループにおけるSPARCプロセッサ開発の歴史
「SPARC64 X」の概要
SPARC64 Xの内部ブロック図
SPARC64 XのCPUコアの概要。1次キャッシュは64KBの命令キャッシュ(4-way)と64KBのデータキャッシュ(4-way)
SPARC64 Xのパイプライン構成
4個のSPARC64チップを載せたシステムの構成例

5.5GHzで動作するメインフレーム用プロセッサ

 IBMが講演したのは、2012年8月末に日本アイ・ビー・エムが製品発表した最新メインフレーム「zEnterprise EC12」(以下は「zEC12」と表記)用プロセッサ技術である(J. Warnockほか、講演番号3.1)。日本アイ・ビー・エムが2010年7月に製品発表した前世代のメインフレーム「zEnterprise 196」(以下は「z196」と表記)のプロセッサ技術に比べると、CPUコア当たりの処理性能が25%向上した。

 z196用プロセッサ技術とzEC12用プロセッサ技術の大きな違いは、半導体製造技術にある。z196用プロセッサは45nmのSOI技術で製造されたのに対し、zEC12用プロセッサは32nmのSOI技術で製造され、HKMG技術が導入された。CPUコアの動作周波数はz196用プロセッサが最大5.2GHzだったのに対し、zEC12用プロセッサでは最大5.5GHzに向上している。

 zEC12用プロセッサは6個のCPUコアを搭載する。CPUコアは64KBの1次命令キャッシュと96KBの1次データキャッシュ、1MBの2次命令キャッシュ、1MBの2次データキャッシュを内蔵している。プロセッサはそのほかに48MBの3次共有キャッシュを搭載する。なお1次と2次のキャッシュはSRAM、3次キャッシュはeDRAMである。

IBMのメインフレーム用プロセッサにおける動作周波数とトランジスタ数の推移
zEC12用プロセッサの概要
zEC12用プロセッサのキャッシュサブシステム

 このプロセッサダイ6チップと、4次キャッシュダイ2チップ、EEPROM4チップでマルチチップモジュール(MCM)を構成する。4次キャッシュの容量はシリコンダイ当たりで192MBである。キャッシュのメモリ技術はeDRAM。MCMの大きさは96mm角である。

z196用プロセッサ技術(左)とzEC12用プロセッサ(右)の比較
zEC12のマルチチップモジュール。CPUx(xは数字)がプロセッサ、SCxが4次キャッシュ、SxxがEEPROM
プロセッサ(左)と4次キャッシュ(右)のシリコンダイ写真。なおプロセッサダイの面積は597平方mm、4次キャッシュダイの面積は526平方mm

 サーバー分野では最近、ARMコアのプロセッサを数多く載せたシステムが注目を集めている。SPARCプロセッサやIBMのメインフレーム用プロセッサのような既存の大規模プロセッサとARMアーキテクチャの比較的小規模なプロセッサがどのように進化していくのか。行方を見守っていきたい。

(福田 昭)