カンファレンスのスケジュールと部屋割りを記したボード

会期：2月7日～11日(現地時間)
会場：米国カリフォルニア州サンフランシスコ　Marriott Hotel

　ISSCC 2010のカンファレンスが2月10日(現地時間)の夕方に、無事閉幕した。現地レポートではマルチメディアプロセッサの講演セッションから、注目の開発成果を紹介しよう。

　台湾のNational Taiwan Universityは、次世代TVの主要な技術規格に対応した低消費電力マルチメディア・デコーダ・チップを開発した(講演番号18.3)。H.264 Highプロファイル、H.264 MVC(Multi-view Video Coding) Highプロファイル、H.264 SVC(Scalable Video Coding) Highプロファイルのビデオデータをデコード(復号)処理する。

　開発したデコーダ・チップの消費電力は非常に低い。H.264 Highプロファイルでは、解像度が4,096×2,160(4K×2K)画素のスーパーフルHD映像を24フレーム/秒の速度でデコードしたときに、コア部(内部回路)の消費電力は59.52mW(動作周波数210MHz)にとどまる。

　またH.264 MVC(多視点映像符号化) Highプロファイルでは、解像度が1,920×1,080画素の3視点フルHD(1080p)映像を30フレーム/秒の速度でデコードしたときに、コア部の消費電力は55.87mW(動作周波数200MHz)で済むとしている。なおH.264 MVCは、メガネなしの3D TVを想定した規格でもある。さらにH.264 SVC(スケーラブル映像符号化) Highプロファイルでは、解像度が1,920×1,080画素のフルHD(1080p)映像(CGSクオリティ)を30フレーム/秒でデコードしたときに、コア部の消費電力は27.91mW(動作周波数120MHz)にしかならない。

　開発したチップは、エントロピ復号回路やテクスチャ復号回路、予測エンジン、デブロッキングフィルタなどの信号処理回路と、キャッシュ、ローカルメモリ(SRAM)、DRAMコントローラ回路などで構成されている。信号処理回路はマクロブロック(ビデオストリームの一部を切り出してひとまとめにしたデータ)を3段のパイプラインで処理する。

　製造技術は台湾UMCの90nm CMOS、1層多結晶シリコン、9層金属配線である。シリコンダイの寸法は2.92mm角、コア部の寸法は1.97mm角とかなり小さい。電源電圧はコア部が1.0V、入出力部が2.5V。

　消費電力を非常に低くできた要因はいくつかある。まず、3種類のビデオデータ規格をサポートしたことによる回路のオーバーヘッドが少ないこと。全体の回路規模が抑えられることで、消費電力が抑えられる。回路のオーバーヘッドは、論理ゲート部が11％、内蔵メモリ部が25％にとどまっている。次に、信号処理回路をパイプライン処理にしたこと。3段のパイプラインで並列に映像データを処理するのでスループットが向上し、同じ処理性能を実現するのに必要な動作周波数が下がる。

　そしてメモリアクセスを徹底的に効率化したことだ。読み出したデータを再利用するとともに、キャッシュを活用することでローカルメモリへのアクセス回数を抑えた。また外部メモリ(DRAM)へのアクセスでは、独自のDRAMコントローラ回路を設計してデータ転送速度(バンド幅)を下げている。

　DRAMコントローラの設計では、実効的なデータ転送速度(スループット)を重視した。バンクのインタリーブによる高速転送はもちろんのこと、バンクのレイアウトをページごとに変更することで、アクセス競合を避けている。またアクセスするブロックが2つのバンクにまたがるときは、DRAMへのコマンドの順序を変更して最初のバンクへのアクセスが完了してから、次のバンクへのアクセスが始まるようにした。こうするとバンクをまたがったときに発生するレイテンシがほとんどなくなり、実効的なスループットが高まる。その結果、DRAMに要求する動作周波数が低くなる。このことはDRAMコントローラだけでなく、DRAM自体の消費電力も下がることを意味する。システム全体の消費電力を下げようとするときに、これはとても重要なことだ。

開発した次世代TV用デコーダLSIのシリコンダイ写真。H.264 Highプロファイル、H.264 MVC、H.264 SVCのビデオデータに対応する	開発したデコーダLSIの主要諸元	開発したデコーダLSIのアーキテクチャとシステム構成。画像ブロック(マクロブロック(MB))を3段のパイプラインで処理していく

　東芝は、フルHDビデオに対応したスマートフォンの機能をワンチップにまとめたマルチメディアプロセッサを開発し、その技術概要を公表した(講演番号18.1)。アプリケーション処理、H.264コーデック処理、ビデオ/オーディオ処理、3次元/2次元(3D/2D)グラフィックス処理、外部メモリ・コントローラ、カメラモジュール・インタフェース、ディスプレイ・インタフェース、フラッシュメモリ・インターフェイス、SDカード・インタフェースなどの機能を集積した大規模なプロセッサである。

　開発したプロセッサは、合計で14個のCPUコアを内蔵するヘテロジニアスマルチコアプロセッサでもある。内訳はARM Cortex-A9 MPCore(デュアルコア)、H.264フルHDコーデック用コア(デュアルコア)、ビデオ/オーディオ処理用コア(8コア)、TSインターフェイス用コア、汎用コントローラ用コア。なおビデオ/オーディオ処理用コアは東芝オリジナルのMPE(Media Processing Engine)コアである。

　製造技術は40nm CMOS、7層金属配線。シリコンダイの寸法は6.0×6.2mm。電源電圧はコア部が1.1V、PLLが1.2V、入出力部が1.1V/1.2V/1.8V/3.0Vである。動作周波数はARM Cortex-A9 MPCoreが435MHz、H.264フルHDコーデック用コアが255MHz、ビデオ/オーディオ処理用コアが333MHz。消費電力は、H.264 Highプロファイル 1080pの映像を30フレーム/秒でデコードしたときに222mWとかなり低い。

　パッケージングは独自のものだ。3枚のシリコンダイを積層した構造となっている。スマートフォン向けに、実装基板の占有面積を最小限にとどめるためである。

　積層構造の最下層に相当するシリコンは、SCS(Stacked-Chip SoC)-DRAMと呼ぶチップである。SCS-DRAMの表面には配線層とワイヤボンディング用パッド、マイクロバンプが形成してある。マイクロバンプを介してSCS-DRAMとマルチメディアプロセッサがフリップチップ接続される。マルチメディアプロセッサの上にはMobile DDR SDRAMのシリコンダイが載る。

　Mobile DDR SDRAMのシリコンダイは、ワイヤボンディングによってSCS-DRAM表面のボンディングパッドに信号接続される。SCS-DRAM表面とパッケージの基板は別のボンディングワイヤで接続される。SCS-DRAMは入出力幅が512bitと非常に広い。フレームバッファ用とみられる。

開発したマルチメディアプロセッサのシリコンダイ写真。中央にフリップチップ接続用のマイクロバンプ(Micro Bump)が見える	開発したマルチメディアプロセッサの主要諸元
開発したマルチメディアプロセッサの内部ブロックとシステム構成	パッケージの構造。DRAMチップとプロセッサチップ、DRAMチップを積層した

　大規模な半導体チップ、すなわちSoC(System on a Chip)を素早く開発するために、過去の設計資産(回路ブロック)を再利用することはすでに常識と化している。検証済みの回路ブロックを再利用することはもちろん間違っていない。しかし一方で回路ブロックの設計を根本から改良する機会を失ってはいないだろうか。

　例えばDRAMコントローラは、過去に設計したデータを流用すればそれで済む。設計実績がなくとも、IPコア・ベンダーからDRAMコントローラの設計データを購入できる。ゼロからスクラッチで設計する手間をかける必要はないし、手間をかけても差異化要因とはならない。それはそれで正しいのだろう。

　しかし、本当にそれで良いのだろうか。回路ブロックの再利用で開発期間の短縮を唱えながらも、回路ブロックを統合する段階で設計の手直しが発生し、貴重な時間を失ってはいないだろうか。あるいは設計内容が陳腐化しているのに気付かず、再利用し続けてはいないだろうか。

　聴講していると、そんな考えが沸々と浮かんでくる、優れた内容の講演だった。