【VLSI 2009レポート】東芝、SSDの大幅なコスト削減を可能にするNANDフラッシュを試作(7/8)

試作した3次元構造NANDフラッシュメモリのチップ写真。製造技術は60nm CMOS。チップ寸法は10.11×15.52mm。メモリセルアレイの領域が少なく、周辺回路の領域が大きい